忘写敏感列表,信号忘记定义,位宽不匹配,标点符号忘打等等,诸如此类的低级错误,对FPGA设计进度,有很大的影响,降低工作效率。
那怎么才能避免呢?
这不单单是粗心的原因,因为我们总是在粗心,怎么告诫自己都不会有作用,那就形成习惯,形成固定的流程,就不会再犯这些低级的错误。
写模块代码流程:
- 先定义信号,位宽,中间变量,端口连接
- 把always 写好,看begin end 是否对应
- 检查标点符号
- 用查找看变量是否定义了,
顶层例化流程:
- 先定义信号,位宽,
- 再例化
- 检查标点符号
调试修改流程:
打开compare,在源代码里修改,修改后用compare替换工程内代码