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Xilinx xdma IP核配套Windows 驱动 Win7 Win10
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2023-04-13
sublime text3 verilog&VHDL;语言专版
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功能异常强大 大幅度提高编码效率
1.自动生成例化文件,自动生成tb文件、自动生成文件头注释。
2.自动补全代码
3.自动生成模板
2018-11-08
Writing Testbenches using SystemVerilog
此外,你也可以使用System Verilog来替代testbench,这样效率会更高一些。如果你是做IC验证的,就必须掌握System Verilog和验证方法学(UVM)。
2018-08-07
TCL_TK入门经典
因为Quartus和ISE的编辑器功能太弱,影响了开发效率。所以建议使用Sublime text编辑器中代码片段的功能,以减少重复性劳动。Modelsim也是常用的仿真工具,学会TCL/TK以编写适合自己的DO文件,使得仿真变得自动化,推荐的教材是《TCL/TK入门经典》。
2018-08-07
002_IP核芯志-数字逻辑设计思想
你可能发现你综合出来的电路尽管没错,但有很多警告。这个时候,你得学会同步设计原则、优化电路,是速度优先还是面积优先,时钟树应该怎样设计,怎样同步两个异频时钟等等。推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》
2018-08-07
《WRITING TESTBENCHES Functional Verification of HDL Models》
这里你没必要每次编译通过就下载代码,咱们用modelsim仿真(此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具),如果仿真都不能通过那就不用下载了,肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。
2018-08-07
system verilog_IEEE官方标准手册-2012_IEEE_P1800
systemverilog 语法标准手册 你手上必须准备Verilog或者VHDL的官方文档,《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》,以便遇到一些语法问题的时候能查一下。
2018-08-07
verilog_IEEE官方标准手册-2005_IEEE_P1364
你手上必须准备Verilog或者VHDL的官方文档,《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》,以便遇到一些语法问题的时候能查一下。
2018-08-07
空空如也
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