ddr3ip核心_DDR3 IP 核配置

DDR3 控制器 IP 核

2.DDR3 IP核配置

点击 Flow Navigator 面板下的“Project Manager -->IP Catalog”。

在“Memories & Storage Elements --> Memory Interface Generators”

分类展开后，可以看到名为“Memory Interface Generator (MIG 7 Series)”的 IP 核，通过这个 IP 核，我们可以配置一个 DDR3 控制器用于衔接 FPGA 逻辑与外部 DDR3 存储器。点击后将弹出相应的配置页面。

首先会弹出的 Memory Interface Generator 介绍页面，它默认的器件

家族(FPGA Family)、器件型号(FPGA Part)、速度等级(Speed Grade)、综合工具(SynthesisTool)和设计输入语言(Design Entry)都和我们创建工程时保持一致。点击 Next 到下一个配置页面。

Memory Interface Generator 介绍页面

MIG Output Options 页面中，勾选“Create Design”，默认名称

(Component Name)为“mig_7series_0”，选择控制器数量(Number of Controllers)为1。点击 Next 到下一个配置页面。