基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

在FPGA的学习过程中，最简单最基本的实验应该就是分频器了。由于FPGA的晶振频率都是固定值，只能产生固定频率的时序信号，但是实际工程中我们需要各种各样不同频率的信号，这时候就需要对晶振产生的频率进行分频。比如如果FPGA芯片晶振的频率为50MHz，而我们希望得到1MHz的方波信号，那么就需要对晶振产生的信号进行50分频。

分频器的设计虽然是FPGA学习过程中最简单的实验，但是真正想要把分频器的来龙去脉弄清楚，还是需要花费一番功夫的。下面先介绍一下最常见的几种分频器写法： 

1.偶数分频器

相信大多数朋友在学习FPGA过程中接触到的第一个实验应该就是偶数分频器了，偶数分频器的设计较为简单，用一个简单的计数器就可以实现。比如要实现一个N分频（N为偶数）的分频器，可以先写一个计数器，当计数到（N/2-1）时，让输出状态翻转，并将计数器清零，这样输出的信号就是输入时钟的N分频了。具体代码如下：

偶数分频器示例，20分频即N=20，占空比50%

奇数分频器的设计比偶数分频器复杂一些，特别是占空比为50%的奇数分频器。如果对占空比没有明确的要求，则可以直接对上升沿计数，计数到(N-1)/2 时让输出翻转，计数到(N-1)时让输出状态再次翻转，并将计数器清零，这样就可以得到一个占空比为2:3的N分频（N为奇数）的分频器。而如果要实现50%的占空比，可以通过“错位相或”的方法实现。具体方法是用刚才的方法先通过对上升沿计数产生一个占空比为不是50%的N分频器，再用同样的方法对下降沿计数产生一个占空比也不是50%的N分频器，最后将这两个分频器的输出进行“或”运算，就可以得到占空比为50%的奇数N分频器，具体实现代码如下：

 

here is the old version :

相位累加器主要用在直接数字频率合成器（DDS）中，其中的几个主要的参数为输入频率fc，输出频率fo，计数器位宽N，频率控制字K（即计数器递增步长）。它们之间的关系为：fo=(fc*K)/(2^N)。假设输入频率fc为50MHz，计数器位宽N为32，要产生1kHz的信号，则K=(fo*2^N)/fc=85.9*fo=85900。当计数值小于等于（（2^N)/2）时，输出低电平，当计数值大于（（2^N)/2)时，输出高电平，依次循环，就可以产生占空比为50%的1kHz信号了。据此可以设计如下程序：

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