程序执行vhdl中延时器的编写

首先声明，我是一个菜鸟。一下文章中出现技术误导情况盖不负责

    最近由于项目的须要也是一直在开发fpga，有点心得。呵呵，主要是下面这个程序（延时器）启发了我，record一下：

entity delay is
   port(
          en:in std_logic;
      clk:in std_logic;
      en_delay:out std_logic	
   );
end delay;

architecture Behavioral of bitmap_Contrl is
     signal tmp:std_logic;
     signal tmp1:std_logic;
begin
     process(Clk)--控制信号延迟
      begin
        if(clk'event and clk='1')then
	      tmp <= En;
	      tmp1 <= tmp;
        end if;
     end process;
     en_delay <= tmp1;
	
end Behavioral;

    每日一道理
宽容，是一种坦荡，可以无私无畏，无拘无束，无尘无染。宽容，是一种豁达，是比海洋和天空更为博大的胸襟，是宽广和宽厚的叠加，延续和升华。宽容有度，宽容无价，宽以待人，这