vhdl中延时器的编写

最近由于项目的需要也是一直在开发fpga，有点心得。呵呵，主要是下面这个程序（延时器）启发了我，record一下：

entity delay is
   port(
          en:in std_logic;
      clk:in std_logic;
      en_delay:out std_logic	
   );
end delay;

architecture Behavioral of bitmap_Contrl is
     signal tmp:std_logic;
     signal tmp1:std_logic;
begin
     process(Clk)--控制信号延迟
      begin
        if(clk'event and clk='1')then
	      tmp <= En;
	      tmp1 <= tmp;
        end if;
     end process;
     en_delay <= tmp1;
	
end Behavioral;

上面这个程序为什么能够对en进行延时呢？

tmp <= En;
tmp1 <= tmp

上面两句话其实是同时执行的，什么意思呢，就是第二句话执行的时候被tmp赋值的其实是前一刻的值。En首先将值保存到tmp中，下次赋值到tmp1中。

这里有个关键点：两句话是同时执行的。我想理解这个程序以后编写其他程序应该不成什么问题，我就是从这个程序悟道的。