关于延迟模型（Delay Model）在VHDL与Verilog的简单总结与语法区别

       延迟模型（Delay Model），也被称为时延，是在编写VHDL或者verilog硬件描述语言中常用且具备工程意义的描述语法。为加强对其在VHDL与verilog中使用规范与原则的理解与记忆，在此对延迟模型进行简单总结以及列出其在两种硬件描述语音中的语法。

1. VDHL中的延迟模型

       在VHDL中，时延模型分为三类，分别为传输延迟模型（Transport delay model），惯性延迟模型（Inertial delay model）以及“拒绝-惯性”延迟模型（"Reject-Inertial" delay model）。需要注意的是对于最后一种延迟模型一般是存在于VHDL 93的版本中，如今新版本中使用频率较低，但具备一定设计启发作用。延迟模型可以在功能设计文件（源文件）中使用，也可以在TestBench仿真中使用。对于FPGA/CPLD设计中，源文件是不需要建立延迟模型的，相关的EDA工具会自动对其进行时序仿真。实际工程中延迟模型主要用在对行为仿真延时建模并进行测试。（部分硬件电路自带延时电路或者使用触发器级联达到延迟效果）

1.1 传输延迟模型（Transport delay model）

       信号会根据定义的传输延迟，推迟至指定时间后被赋值或更改。具备关键词TRANSPORT，采取”抢占机制“（”Pre-emption's mechanism“）,即经延迟后的新信号波形将会把从延迟时间开始后的源信号波形刷新，原信号的活动列表（event list&