左移寄存器vhdl_移位寄存器的设计（VHDL）及testbench的编写

最新推荐文章于 2021-11-30 19:50:53 发布

也有囊嘛

最新推荐文章于 2021-11-30 19:50:53 发布

阅读量1.2k

点赞数

文章标签：左移寄存器vhdl

本文链接：https://blog.csdn.net/weixin_33893111/article/details/112279046

版权

本文介绍了使用VHDL设计左移寄存器的方法，通过D触发器构建，并详细说明了移位寄存器在串行到并行转换、并行到串行转换和同步延迟中的作用。同时，文章提供了Testbench的编写步骤，包括自动仿真.do文件的创建和如何在ModelSim中进行仿真验证，最终展示仿真结果。

摘要由CSDN通过智能技术生成

移位寄存器是一种常用的存储元件，此处由D触发器构成，如下图所示。

当时钟边沿到来时，存储在移位寄存器的数据朝一个方向移动一个BIT位。

移位寄存器的功能主要为：串并转换，并串转换和同步延迟。

library ieee;
use ieee.std_logic_1164.all;

entity shiftreg_rb is  --实体说明及端口说明
    port(
        si,clr_bar,clk:in std_logic;
        qout:buffer std_logic_vector(3 downto 0)--由于qout端口既是当前D触发器的输入也是上一个D触发器的输出。
    );                                          --即qout信号是被驱动源驱动的同时还要驱动下一个端口。
end entity shiftreg_rb;                         --此情况下要使用buffer模式的端口。

architecture behavior of shiftreg_rb is
begin
    process (clk) ---当时钟发生变化（上升沿或下降沿发生），执行进程
    begin
        if  clk='1' then    --时钟上升沿触发
            if clr_bar = '0' then --时钟使能