FPGA按一下按键,对应端口输出单个脉冲

对于FPGA的verilog语言,,,规定一个变量不能在多个always中被赋值.但是可以在多个alway块中做判断--结合状态机思想

module state(key,led,clk);
input key;//输入按键
input clk;//输入时钟48M

output reg led;//输出led

reg state=0;//记录按钮状态
reg[27:0] cnt=0;//计数器

always@(*)
begin
    if(key == 0)//按下了
    state = 1;  //状态置一
    else if(cnt==48000000)//到了计数值
    state = 0;//状态复位
end

always@(posedge clk)
begin
    if(state == 1)//如果状态置一
    cnt<=cnt+1'b1;//开始计数
    else
    cnt<=0;//松开或没有按下,清零
end

always@(posedge clk)
begin
  if(state == 1)//如果状态置一
  led <=1;//灯亮
  else
  led <=0;
end

endmodule

按下按键灯就会亮,如果一直按着灯就会一直亮(

if(key == 0)//按下了
    state = 1;  //状态置一
    else if(cnt==48000000)//到了计数值
    state = 0;//状态复位

),可以改变一下代码,变成按下松开灯亮一秒后灭,就是加一个松手检测,或者做别的修改...

 

 一开始请教的群里的大神给的代码--状态机思想

module relay(input clk,//输入时钟
             input rst,//输入复位
                 input a,  //输入信号
                 output reg b//输出
                 );

reg[3:0] current_state=0,next_state=0;//现在的状态,下一个状态
reg[27:0] state_cnt=0;//状态计数

localparam sIdle_state=0;//空闲
localparam sInput_high=1;//输入高
localparam sInput_low=2;//输入低
localparam sOutput_pluse=3;//输出

always@(posedge clk or negedge rst)
begin
    if(~rst)
    current_state <= sIdle_state;//复位空闲
    else
    current_state <= next_state;//把下一个状态给它
end

always@(*)
begin
    case(current_state)
    sIdle_state://空闲态
    begin
        if(a==1)//输入为高
        next_state <= sInput_high;//赋为输入高
        else
        next_state <= current_state;//赋为空闲
    end
    
    sInput_high://输入高
    begin
        if(a==0)
        next_state = sInput_low;//赋为输入低
        else
        next_state = current_state;//赋为空
    end
    
    sInput_low://输入低
    begin
        next_state = sOutput_pluse;//赋为端口输出模式
    end
    
    sOutput_pluse:
    begin
        if(state_cnt == 48000000)
        next_state = sIdle_state;
        else
        next_state = current_state;//现在的状态
    end
    
    default: next_state = sIdle_state;
    
    endcase
end


always@(posedge clk or negedge rst)
begin
    if(~rst)
    begin
        b<=0;
    end
    else
    begin
        case(next_state)
        sIdle_state://如果是空闲状态
        begin
        
        end
        sOutput_pluse://如果是输出状态
            b<=1;//输出高
        default:
            b<=0;
        
        endcase
    end
end

always@(posedge clk or negedge rst)
begin
    if(~rst)
        state_cnt <= 0;
        else if(next_state != current_state)//如果上一个状态和现在的不一样
        state_cnt<=0;
    else
        state_cnt<=state_cnt+1'b1;
    
end

endmodule

 

  • 0
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
FPGA(现场可编程门阵列)是一种可供程序员自定义硬件电路的集成电路。实现脉冲按键拨号电路的FPGA系统可以通过编程来模拟电话拨号器的功能。 首先,我们需要使用FPGA的开发环境,例如Vivado或Quartus II来设计脉冲按键拨号电路。通过这些开发环境,我们可以为FPGA选择适当的器件和电路。 接下来,我们需要定义输入和输出端口。输入端口包括按键输入,输出端口包括拨号信号输出和呼叫信号输出。 然后,我们可以使用硬件描述语言,如VHDL或Verilog来描述电路功能。在电路描述中,我们需要定义状态机以处理按键输入和拨号逻辑。例如,当用户按下一个数字键时,状态机将切换为拨号状态,并根据按键的时间生成对应的拨号信号。当用户按下呼叫键时,状态机将切换为呼叫状态,并输出呼叫信号。 在电路描述中,我们还需要考虑去抖动问题。按键的物理性质可能导致按键信号在短时间内多次切换。为了避免这个问题,我们可以在电路中添加去抖动电路,以确保只有稳定的脉冲信号被发送。 完成电路描述后,我们将使用开发环境来生成FPGA的位流文件。位流文件包含了将被加载到FPGA上的电路逻辑。 最后,我们将位流文件加载到FPGA上并进行验证。通过按下按键并观察输出信号,我们可以检查拨号电路是否正常工作。 总结起来,FPGA实现脉冲按键拨号电路需要进行FPGA设计,定义输入输出端口,描述电路功能和状态机,处理去抖动问题,并验证电路的正确性。这样实现的FPGA系统可以模拟电话拨号器的功能,通过按键信号,生成对应的拨号信号和呼叫信号。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值