Synplify FPGA 逻辑综合

        作为 Synopsys FPGA 设计解决方案的一部分，Synplify FPGA 综合软件是实现高性能、高性价比的 FPGA 设计的行业标准。 其独特的行为提取综合技术 (Behavior Extracting Synthesis Technology, BEST) 在将 RTL 代码综合成特定的 FPGA 逻辑之前，先进行高层次优化。 此方法可以对整个 FPGA 进行高度优化，提供更快运行时间并支持超大型设计。

        Synplify FPGA综合工具以其能对FPGA设计产生高性能和低成本而成为业界的标准工具。Synplify软件支持最新的VHDL和Verilog语言结构包括SystemVerilog和VHDL-2008. 该软件也支持多种不同的FPGA架构， 如Altera, Achronix, Lattice, Microsemi and Xilinx，使用时， 仅需输入单个RTL个约束文件即可。Synplify软件使用单一且易用的界面，它能做增量综合和直观的HDL代码分析。针对需要最快综合运行时间以及最高质量的时序、面积和功耗的大型设计的设计人员。 Synplify Premier 软件能够提供 Synplify Pro 的所有功能，以及其他一些组件用于高级 FPGA 设计。

synplify综合过程包括三方面内容：

1.对HDL源代码进行编译，synplify将输入的HDL源代码翻译成boolean表达式；

2.对编译的结果优化，通过逻辑优化消除冗余逻辑和复用模块，这种优化是针对逻辑关系的，与具体器件无关；

3.对优化的结果进行逻辑映射与结构层次上的优化，最后生成网表；synplify将编译生成的逻辑关系映射成FPGA的底层硬件模块和原语(pri