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原创 petalinux zynq7000从安装到PS加载PL bin文件

1.安装vivado 2019.1,安装petalinux 2019.1。其他版本同理,去DocNav下看UG1144,找到对应版本支持的linux系统。Ubuntu Linux Workstation/Server 16.04.5, 16.04.6, 18.04.1,18.04.02 (64-bit)2.vmware安装ubuntu 16.04虚拟机,安装VM ware tools,以便...

2020-03-22 11:21:28 465 1

原创 sublime text3插件开发例程

sublime使用python编写插件,安装好sublime后,就自带了2个库sublime,sublime_plugin,基于这2个库,我们可以开发许多插件,以下就是一个简单的入门实例。API介绍在https://www.sublimetext.com/docs/3/api_reference.html官方教程在https://code.tutsplus.com/tutorials/ho...

2020-03-07 21:54:56 240

原创 右键添加sublime快捷方式

1.使用python添加注册表key。# -*- coding: utf-8 -*-"""Created on Sat May 1 00:18:14 2021@author: weiyi"""import osimport win32apiimport win32conDIR = []DIR.append(u'C:\Program Files')DIR.append(u'C:\Program Files (x86)')DIR.append(u'D:\Program Fil

2021-05-01 00:46:39 11 1

原创 AD打印位号图

1.输出gerber文件。2.选择顶层的丝印,Paste和Solder层。OPS+Keep。点确定。3.打印预览时选延伸,根据PCB形状纵向或者横向打印即可。4.底层打印时,OPS+Keep+镜像即可。

2021-03-27 13:34:15 145

原创 anaconda修改国内源

1.打开/创建%APPDATA%\pip\pip.ini2.修改内容[global]# trusted-host = mirrors.ustc.edu.cnindex-url = https://mirrors.ustc.edu.cn/pypi/web/simple

2021-03-14 10:45:09 48

原创 查看vivado对应的questasim版本

1.去DocNavs搜索UG973。2.查看对应版本

2021-03-09 22:35:00 76

原创 Python CAD

1.隐藏图层 doc1 = acad.ActiveDocument doc1.Utility.Prompt("AutoCAD Win32 zdt deal\n") print(doc1.Name) acad.ActiveDocument.ActiveLayer = acad.ActiveDocument.Layers.Item("面积系数") acad.ActiveDocument.ActiveLayer.LayerOn =False print(a...

2020-12-26 12:01:34 30

原创 system verilog 三段式状态机和interface

1.结构体和C语言类似,system verilog定义的package,也是一个sv文件,需要被工程当作文件一样添加。如果是inclue的文件,要在工程中设置搜索路径,否则在引用时要用相对工程启动文件的路径。在其他sv文件中,"import dma_define::*;"在最前面添加即可。package dma_define;//M9K max 256*36 72bit//130bittypedef struct packed { logic sop ; .

2020-11-02 22:21:19 127

原创 接PCIe开发项目

1.cyclone4 gx系列的windriver驱动,app,FPGA程序。2.altera s10 a10.3.xilinx还没完全做过,原理都一样。4.linux下的驱动和app。5.FPGA端主要实现DMA到buffer和bar寄存器访问,驱动实现访问bar地址,app实现访问bar和设置DMA。有需要可以联系,v q 774318039...

2020-03-07 15:21:41 305

原创 sublime text3 离线安装插件

1.装好sublime后,ctrl + shift +p ,install package,提示there are no package for installation。据说是网的问题。要装插件还可以去官方网站搜索,下载后放进指定目录即可。https://packagecontrol.io/browse。打开preferences->browse packages,把下载好的文件夹放到...

2020-02-03 12:30:18 1402

原创 python学习之路(1)

1.安装anaconda3。anaconda自带了python和一些科学计算库,numpy等。2.spyder是自带的编译器,执行python脚本。3.anaconda自带了pyqt5库,用自带的qt designer生成qt界面,用pyuic5 -o xxx.py xxx.ui 生成py文件,供调用。4.安装pywin32和pyinstaller,方便打包exe。把所需要的库都打包...

2019-12-08 19:17:12 71 2

转载 git下载地址

官方镜像慢,用这个地址。https://npm.taobao.org/mirrors/git-for-windows/完全卸载VS2013的方法解压安装包的ISO文件,然后进入到根目录运行命令行:vs_ultimate.exe /uninstall /force卸载完成之后,删除这两个文件夹:C:\Program Files\Microsoft Visual Studio ...

2019-11-17 21:48:14 216 1

原创 modelsim仿真altera ip核

安装quartus时选择安装starter edition的modelsim,安装好后就会集成quartus的ip核库,不用编译,方便很多,大多数情况也够用。1.以fifo为例在quartus中例化好一个fifo,将fifo_print.v文件和test.v激励文件都添加到modelsim工程中。关键的问题就是如何找到dcfifo或其他ip核的库。在start simulatio...

2019-07-29 22:35:42 1203 1

原创 altera pcie dma应用简单介绍

1. PCIe DMA应用屏蔽了复杂的协议,将FPGA的RAM直接映射到PC的物理地址内存中,A10 pcie DMA控制器可以例化在IP核内部,DAM的寄存器端口被接到BAR0上,pc通过对BAR0地址的读写就可以操作DMA,BAR0-BAR1都是32位,组合起来成为1个64位的空间。BAR2用于寄存器访问,FPGA 端对Avalon MM的读写进行响应。2.DMA读写都是通过PC主动配置F...

2019-07-29 22:19:14 1306 13

原创 ubuntu 命令行学习记录

1. su 和sudosudu -i 暂时切换到超级用户权限 $变成# sudo passwd root 设置超级用户密码 su 输入超级用户密码后启用 $变成# 到用户目录下 退回到普通账户,ctrl + D,exit,logout。2.清屏 clear ctrl + l3.时间 date4.计算器 bc 精度scale = 25.日...

2019-04-21 15:45:32 235

原创 vivado 覆盖ip核生成的xdc约束

http://bbs.elecfans.com/jishu_1681130_1_1.html使用PCIE等IP时,IP核例化生成的文件中包含了xdc以固定引脚分配,该xdc是read only的,但还是有办法修改,麻烦一些而已。Vivado默认使用此xdc文件,因此用户在综合后重新设定引脚绑定后,生成的用户xdc与ip xdc冲突,用户的约束不管用。解决此问题的方法是,在xdc下面的用户位置约...

2019-04-03 15:37:51 2282

原创 xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源,可以实现iddr/oddr,idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练,在vivado的tools-> language templates中搜索iddr idelay等关键词,可以看到A7等器件下原语模板。复制出来照葫芦画瓢,再仿真一下基本就能学会怎么用了。1.oddr...

2019-03-30 13:51:32 7530 6

原创 xilinx FPGA触发器和锁存器

我们知道触发器是边沿敏感,锁存器是电平敏感的存储单元。那么它们在FPGA内部究竟有什么区别呢?本文通过几个实际的案例来说明。在xilinx 7系列的FPGA中,CLB(Configurable Logic Block)是逻辑实现的主要资源,在ug474中详细介绍了CLB。每个CLB包含两个slices,每个slices由4个(A,B,C,D)6输入LUT和8个寄存器,1个CARRY4,3个MU...

2019-03-26 21:52:36 4040 5

原创 vivado xilinx IOB = true的使用

xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block,完成不同电气特性下对输入输出信号的的驱动和匹配要求。IOB的作用就是完成信号的采集和输出,引脚可以配置支持不同电气特性,上拉下拉或三态,差分或单端。有ologic,ilogic,idelay,odelay,iserdes,oserdes功能。如下图所示。...

2019-03-24 17:46:29 6222

原创 阻抗匹配简单介绍

1. 阻抗匹配具有电阻、电感和电容的电路里,对交流电所起的阻碍作用叫做阻抗。阻抗常用Z表示,阻抗的单位是欧。对于一个具体电路,阻抗不是不变的,而是随着频率变化而变化。类似于向墙上扔皮球,要把皮球传过去,但是墙是硬的,会弹回来,如果是扔到窗帘上就不会弹回来,阻抗的意义就是让发射,接收,传输过程中能量都是一致的衰减程度,不会有能力反射,向皮球一样,连续不断地向墙上扔皮球,如果有皮球弹回来,就会...

2019-03-10 15:14:53 1574

原创 ZYNQ AXI DMA调试细节

本文介绍ZYNQ AXI DMA的简单模式使用方法,查询模式(poll),不使用中断,32bit。1.有关DMA的函数调用,去参照DMA的官方例程。所有的外设都是有ID的,先建立一个结构体,初始化外设,把外设的基地址赋值给结构体,对结构体进行赋值就是写相应的寄存器,控制DMA工作。所有的外设都有寄存器手册,自己去下载,直接看寄存器空间register space就可以了,例如DMA的寄存器手册...

2019-03-10 14:31:23 14258 13

原创 ubuntu 下VMware 提示Unable to change virtual machine power state: Internal error

我用了一个M2的硬盘做win10和ubuntu18.04双系统,用了另一个固态硬盘作为资料备份,在ubuntu启动时自动挂载。但有时候会出现文件系统错误,让这个固态硬盘变成ro,只读,用mount命令可以看到当前挂载的各文件系统。而在ubuntu下我把vmware安装的win10虚拟机文件就放在了这个固态硬盘上,导致了有时会出现Unable to change virtual machine po...

2019-03-02 22:31:41 3854

原创 进击的ZYNQ【0】——搭建ZYNQ内核

1.选择芯片,新建工程,写好自己的底层module。2.Create Block Design,拉出1个zynq。3.双击这个system ZYNQ,弹出配置界面,配置顺序没有要求,我习惯先配置Peripheral I/O Pins。4.一般来说,要配置Ethernet,SD,UART,用SPI flash启动就配置spi。参照原理图,勾好引脚。注意选择BANK0 和BANK1的电...

2019-03-02 15:28:19 1784

原创 xilinx sdk ram/rom占用说明

Invoking: ARM v7 Print Sizearm-none-eabi-size print_zynq_tcp.elf  |tee "print_zynq_tcp.elf.size"   text       data        bss        dec        hex    filename 197112       4460    2218336    24199...

2019-02-19 22:55:53 684

转载 zynq freeRTOS初始化中断

https://blog.csdn.net/GOBEYONDZK/article/details/86532440问题描述: zynq7000 上 PS standalone裸跑,PS timer计时器中断,PL-->PS中断均工作正常,将代码移植到freertos工程时,中断不执行,task运行正常。解决: Xilinx FreeRTOS (9.0.1) BSP, 中有一个文件: ...

2019-02-19 22:55:24 1369

转载 zynq FreeRTOS 不能进中断

转载:https://forums.xilinx.com/t5/嵌入式软件开发/分享-在FreeRTOS的main-函数里初始化设备-不能收到中断/m-p/905506#M618在FreeRTOS的main()函数里初始化设备,不能收到中断。FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT(),...

2019-02-16 23:33:58 1579 2

原创 ubuntu18.04装vivado2018.2

https://blog.csdn.net/baidu_37503452/article/details/80290148从上面链接学来的。1.安装vivado。进入到安装xsetup的那个目录,右键或者Ctrl+Alt+T打开终端,输入 sudo ./xsetup  表示以管理员权限安装vivado,./ 表示运行某个文件,回车后会要求你输入密码,就是开机密码,不会显示,输入后直接回车,...

2019-01-23 01:46:35 5219

原创 ubuntu18.04 & win10 双系统安装

1.主板上注意开启CSM,AHCI,才能识别M2硬盘。2.进PE,格式化M2硬盘成GTP格式,快速分区,会自动添加引导分区,留一个盘给ubuntu,把这个盘删除掉,装ubuntu时好识别。然后先装win10。装完win10,有时候提示你无法配置硬件,启动时选择另一个该硬盘,会有2个windows boot manager,其中有一个才是ok的。3.装ubuntu,先制作U盘启动,一路按百度...

2019-01-23 01:26:37 141

原创 vivado (*mark_debug = "true"*) use guide

Add   (*mark_debug = "true"*)   before signalRun synthesis ,then  open synthesized Design -> Set Up Debug add or delete signals,   then click ->NextSet ila core option.  Depth can chang...

2018-12-26 08:45:04 7565

转载 C# 学习记录二

1.  byte转字符串byte bb = 0X0B;string s1 = bb.ToString();      //S1="11"string s2 = bb.ToString("x");   //S1="b"string s3 = bb.ToString("x2");  //S1="0b"string s4 = bb.ToString("X2");  //S1=&quo

2018-12-25 19:06:40 64

转载 STM32 小端模式解释

存储模式:小端:较高的有效字节存储在较高的存储器地址,较低的有效字节存储在较低的存储器地址。大端:较高的有效字节存储在较低的存储器地址,较低的有效字节存储在较高的存储器地址。STM32 属于小端模式,简单地说:比如:temp=0X12345678;假设temp的地址为:0X4000 0000那么,在内存里面,其存储就变成了:| 地址 | HEX ||0X4000 0000...

2018-12-25 17:08:26 1329

转载 MDK5 生成bin文件

fromelf.exe --bin -o "$L@L.bin" "#L"http://forum.eepw.com.cn/forum/thread/threadid/278520)

2018-12-25 11:08:35 226

原创 vivado sdk io

 #include <stdio.h> #include“platform.h” #include“xil_printf.h” #include“sleep.h” #include“xparameters.h” #include“xgpio.h” XGpio LED; / * GPIO驱动程序的实例* / int main(){     init_platform();    ...

2018-12-21 11:22:38 229

原创 一阶卡尔曼学习记录

1.引言    控制系统的测量信号总是包含测量噪声和其他扰动信号。传统的卡尔曼滤波器是一种线性滤波器,能处理测量值和受控量是线性关系的滤波过程,快速过滤信号中的白噪声,提高控制系统的稳定性和控制精度。卡尔曼滤波是时域估计方法,能对时变、非平稳信号、多维信号进行处理,不需要频域变换,采用递推算法,运算量小,存贮量小,实现简单。2.卡尔曼滤波器原理卡尔曼有五个基本公式,前两个是预测公式,后三个是更新公...

2018-04-22 11:26:37 3366 1

原创 电路设计学习记录

1.画原理图时输入输出引脚最好标记一下input或者output,时钟引脚标记为clock,方便连线。2.画封装时记得画3D封装,一步到位。机械1层不要放东西。3D封装在13,15层。封装最好都有丝印框,标记明显的1脚。尤其是QFN封装,要多留一点焊盘长度。3.原理图检查时,检查VCC,GND,连线。和其他IC的NET用明显标记,方便检查。4.准备常用的封装电容电阻,带丝印,不要混用。注意积累封装...

2018-04-22 11:15:31 325

原创 一种FIFO的Verilog实现方法

转载自某处~~~忘了,致谢一下。做了一些小修改。模块读写是分开的,配合串口的收发是最合适不过的。经验证的串口收发见下载,普通情况下使用足够。/*---------------------rx fifo  8*32 -------------------------------- */ reg [7:0]reg_fifo_out; reg rx_reg_fifo_empty,rx_reg_fifo_...

2018-04-18 00:30:26 1675

原创 MAX14830 4UART通道单发送功能实现

        MAX14830 是美信的一款SPI转4串口芯片,用来扩展串口的。SPI最高26MHz,4个串口可配置不同的波特率,最快24MHz。硬件上的连接很简单,参考手册66页上都有写。        通过片选CS引脚,可以用同一个SPI接口控制数个MAX14830。前期设计时就要考虑好后期需要使用的波特率,主要是买合适的晶振。推荐用有源晶振,从XIN输入,范围在第10页有说明,0.5-35...

2018-04-14 14:42:20 2928 7

原创 C# 学习记录(一)

1.UDP引用空间using System.Net.Sockets;using System.Net;Socket client = new Socket(AddressFamily.InterNetwork, SocketType.Dgram, ProtocolType.Udp);client.Bind(new IPEndPoint(IPAddress.Parse(“192.1...

2018-04-12 21:43:05 129

Verilog IIC ADT7420

Verilog 写的IIC 读写。示例是读温度传感器ADT7420。千万要注意IIC 的SDA一定要上拉。

2018-12-03

基于stm8s103f3p6的NRF24L01收发模块资料(电路板+程序)

自己设计了收发的电路板,按键唤醒stm8s,发送数据。另一个模块接收到数据后,通过三极管驱动直流电机工作。stm8s里面有定时器,模拟spi,串口,外部中断的用法,还有用模拟spi对nrf24L01配置说明。实际做出了板子,也调试通过,对想用stm8s驱动24l01的小伙伴应该很有帮助。

2015-12-08

AD导入xilinx FPGA原理图和封装教程

教你怎么去官网下载文件,并逐步导入原理图和生成PCB封装。以xilinx XC7Z0151-1CLG485I为例。

2018-12-13

课程设计——基于51单片机的脉搏频率计设计(Proteus仿真+程序+Word)

如题所示,拿去做作业吧。

2017-01-09

Verilog SPI AD7767

AD7767的Verilog 读程序,还有AD7767的中文文档。可供简单参考。很早以前写的代码,感觉很烂,就不要分了。能用。

2018-12-03

FPGA千兆以太网程序案列

FPGA千兆以太网程序案列

2021-01-13

MAX14830参考配置代码

用stm32cube 配置完硬件SPI后,自己写SPI寄存器完成读写功能。代码是MAX14830的参考配置,配置外部晶振1.8432M,波特率256K,长度8bit,具体再参考本人博客,绝对很快驱动好MAX14830。这个片子用的人很少,留点资料。

2018-04-14

XC7Z015-1CLG485I原理图和封装AD版本

XC7Z015-1CLG485I原理图和封装AD 13。搭配我上传的上一个文件,有需要的下载,花了1个小时制作呢。

2018-12-13

HC05-蓝牙设置上位机-开放源码v1.1

HC05-蓝牙设置上位机-开放源码。集成波特率、主从、密码的写入与读出按钮,和自定义指令框。比串口助手稍微好用点。附源码。更新版。才知道原来自己删除不了已上传的资源。

2016-08-10

Verilog IIC读MPU6050-融合滤波-单轴-代码-随笔

本代码实现了读MPU6050 三轴6个数据,用其中的GY和AZ、AX结合融合滤波算法,解出X单轴角度,并在黑金开发板的EP4C15F17C8芯片上调试成功,±5°范围内LED灯灭,左右摆动时相应左右灯亮。 顶层模块每隔5ms,发出一个is_read高电平,下面的模块读取一次数据,并计算,更新LED状态。有关计算都用的ip核,占用资源很大。 代码随笔,希望对小小小小白有所帮助。 压缩包里面有代码.v和doc随笔。

2016-09-03

MicroZus_20170910.rar

MicroZus_20170910。电路板的原理图,用户手册,以及黑色的zynq开发文档。xc7z020

2019-10-11

89C51&LCD1602密码锁可掉电保存密码.rar

如题。89C51驱动LCD1602 ,驱动按键,我也忘了还有什么了,反正不要分,做课程设计的可以看看哟。

2017-01-11

带fifo的Verilog uart模块(单.v文件)

参考黑金的串口收发,将串口收发和fifo写在一个.v文件中,操作接口主要变为fifo,rx_fifo_empty!=1时,有收到数据,读出来即可,发送串口只需要往fifo中存入数据。接收时判断起始位为低和停止位为高,防止上电前串口上一直有数据发送进来而引起的误码。

2018-04-18

安卓TCP client和TCP sever 开发示例

eclipse开发安卓程序的代码,包括TCP client和TCP sever。TCP client读数据的时候貌似有点问题,读出来的数据格式需要自己确认一下。忘了哪儿搞的了,分享给大家,感谢原作者。

2015-12-11

stm32f+ucos+uip+ds1307+dh11+ili9341

用stm32f103跑了ucos ii 2.86版本的,移植了uip 1.0,外扩的enc28j60模块连接网络,可监听80和1200端口,还可以读取时钟芯片ds1307和温湿度传感器DHT11的值,显示在tft屏幕上,驱动器ILI9341,只可显示没有弄触屏。代码写得有点小凌乱,将就看吧~~希望对小伙伴有所帮助。

2015-12-11

stm8-stm32f103-megaAVR封装库

里面有stm8(16个)系列、stm32f103系列(9个),megaAVR(33个)的原理图和封装。

2016-08-04

空空如也

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