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verilog
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hhh_fpga
FPGA视频接口,视频传输,简单的视频处理。
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ps dp在live video模式下播放视频
ps dp在live video模式下播放视频原创 2022-11-11 10:24:47 · 878 阅读 · 0 评论 -
iic 控制源码
// iic master modulemodule i2c_demo( input sysClk , input sysRst , input[7:0] pid_slave_addr , input[7:0] pid_op_len , ...原创 2022-04-25 18:35:22 · 477 阅读 · 0 评论 -
fpga进阶---Quartus的External Memory interface Toolkit操作基本流程
使用Quartus II 13.1打开xxxxxxr.qpf。操作如下:打开Quartus II软件—>File-->Open Project-->指定xxxxxxxxx.qpf即可。Tools-->Programmer,下载用于debug的sof文件(PG不能掉电,掉电需重新下载),不知道如何下载的同事,请请教其它同事。Tools—>System Console-->External Memory interface Toolkit,如下图:双...原创 2021-07-03 16:38:00 · 1417 阅读 · 0 评论 -
verilog基础---uart_rx代码
1、功能概述功能是接收串口,波特率是115200,时钟是148.5Mhz。控制的参数:顶层接口: clk 148.5M Rst_n 低电平复位 rx_data 串口接收的数据 rs232_rx 串口的tx引脚线 rx_dvalid 1表示rx_data数据有效 思路:设计两原创 2021-07-03 16:22:50 · 741 阅读 · 0 评论 -
verilog基础---uart_tx代码
1、功能概述通过参数控制,达到串口能通过参数进行不同的速率传输。功能是发送串口,波特率是115200,时钟是148.5Mhz。控制的参数:顶层接口: clk 148.5M Rst_n 低电平复位 Tx_data 串口要传输的数据 Rx232_tx 串口的tx引脚线 busy 1表示串口正在发送数据原创 2021-07-03 16:15:49 · 1258 阅读 · 0 评论 -
verilog基础---uart协议解析
UART协议详解UART(Universal Asynchronous Receiver/Transmitter)是一种异步全双工串行通信协议,由Tx和Rx两根数据线组成,因为没有参考时钟信号,所以通信的双方必须约定串口波特率、数据位宽、奇偶校验位、停止位等配置参数,从而按照相同的速率进行通信。异步通信以一个字符为传输单位,通信中两个字符间的时间间隔多少是不固定的,然而在同一个字符中的两个相邻位间的时间间隔是固定的。当波特率为9600bps时,传输一个bit的时间间隔大约为104.16us;波特率为原创 2021-06-15 20:47:11 · 1197 阅读 · 1 评论 -
verilog基础---流水灯
在FPGA电路设计中,尽管流水灯的设计属于比较简单的入门级应用,但是其运用到的方法,是FPGA设计中最核心和最常用部分之一,是FPGA设计必须牢固掌握的基础知识。从这一步开始,形成良好的设计习惯,写出整洁简洁的代码,对于FPGA设计师来说至关重要。1、功能概述在本案例中,使用常用的verilog语言完成该程序,设计并控制8个灯的花式或循环点亮。具体功能要求如下:上电后,实现左移和右移交替的流水灯。右移流水灯:八个灯最左边第一个灯亮,其他灯灭;隔1s后,第二个灯亮,其他灯灭;隔1s后,第三个灯原创 2021-05-31 10:32:37 · 13156 阅读 · 9 评论 -
verilog基础---运算符优先级
verilog运算符的优先级:转载:另附上c语言的运算符优先级: 优先级 运算符 名称或含义 使用形式 结合方向 说明 1 [] 数组下标 数组名[常量表达式] 左到右 () ..原创 2021-05-25 15:40:03 · 6870 阅读 · 0 评论 -
verilog基础---always
在verilog中,always块是一种常用的语句,可以是很简单的功能模块,也可以是结构最复杂的部分。一般always语句可以分为两类电路。一种是组合逻辑。一种是时序逻辑。第一类:组合逻辑//-----1.1 组合逻辑 --------Always @ (*)BeginIf(a>b)Q = 1;ElseQ = 0;end//------- end -------------//如1.1所示,就是一个简单的组合逻辑always块,它应该是被综合成一个一位的原创 2021-05-25 14:18:11 · 19446 阅读 · 4 评论 -
FPGA的防止被综合语句总结
对于fpga的开发人员来说,经常会使用到signaltap或者ChipScope这类调试工具,但是有些信号在调试工具中,添加失败。所以这里就需要用到防止综合的语句了。在代码中添加了防止综合语句,就可以正常的使用调试工具抓取信号了。话不多说。直接开搞。转载:对于intel或者altera来说。一般是使用quartus自带的综合器或者使用Synplify综合器。对于wire型语句:quartus自带的综合器使用:/* synthesis keep = 1 */和/*synthesis s原创 2021-04-14 11:12:05 · 2114 阅读 · 0 评论 -
xilinx平台的自制ipcore步骤
使用软件:vivado 2018.31、使用代码建立工程,并编译,编译通过后,开始ipcore的制作。转载请说明出处:欢迎您转载!2、选择“tool-->Create and Package New IP…”组件。3、进入ipcore制作的界面4、选择使用本工程制作ipcore5、选择制作路劲和文件6、点击完成之后,会自动打开本界面,如果没有打开,也可以点击“Package IP”的组件打开本界面,“Identification”界面是一些ipcore的原创 2020-12-22 20:01:45 · 1150 阅读 · 0 评论 -
zynq系列之-----PS端iic使用
本文主要讲述zynq的iic使用。Iic的接口在ps端。(iic的接口在pl端的情况下,不适合本文)使用软件版本:vivado2018.3pl端设置:ps端:1、初始化操作:2、写操作使用函数“XIicPs_MasterSendPolled(&Iic, senddata, len, addr)”定义一个u8 senddata[6];senddata[0] = reg; 寄存器地址senddata[1] = val; 数据内容&lic:设..原创 2020-12-21 19:07:57 · 4922 阅读 · 0 评论 -
altera和xilinx的fifo对比
本文主要讲述altera和xilinx的fifo部分特性对比:一、show_ahead1、intel在本来是一个空的fifo中,输出数据是多少拍才出现的呢?如图所示:在rden一直为低电平的情况下,当wren写入第一个数据之后,fifo在第三拍的时候把放在端口Q输出。并不是马上就放在端口Q上。2、xilinxC_PRELOAD_LATENCY=0时,就相当于intel的show_ahead模式:。在本来是一个空的fifo中,输出数据是多少拍才出现的呢?empt原创 2020-12-12 12:32:53 · 806 阅读 · 1 评论 -
intel的fifo特性-show_ahead模式
normal mode 和 show-ahead mode 这 2 种模式的区别:normal mode 是指在读 FIFO 的过程中,当在读时钟上升沿检测到 rdreq (读请求/读使能)信号为高电平,在数据输出端 q 会输出对应数据; show-ahead mode 是指在读 FIFO 的过程中,数据输出端 q 输出第一个数据;当 rdreq 的高电平到来时,数据输出端 q 输出第二个数据。 这 2 中模式的区别在于, show-ahead mode 的输出要比 normal mo...原创 2020-12-03 18:37:17 · 1422 阅读 · 0 评论 -
在qsys端自制ipcore步骤
使用软件:quaruts 18.1在qsys端制作ipcore,可供qsys调用。1、打开qsys的界面,点击“New Component…”进入制作ipcore的界面2、“component Type”界面“name”和“display name”就是ipcore的名字了。“version”就是ipcore的版本。“Group”就相当于制作单位。“Description”就是功能描述”“created by”就是作者了。2、“Block Symbol”界面.原创 2020-11-13 18:37:52 · 690 阅读 · 3 评论 -
使用FPGA的verilog编写一个同步ram。
编写一个同步ram。一个简单的同步ram。Module ram#(Parameter WIDTH = 32;Parameter DEPTH =1024;)(Input i_clk,Input [WIDTH-1:0] i_wr_data,Input i_wr_en,Input [$clog2(DEPTH)-1:0]i_wr_addr,Output [WIDTH-1:0] o_rd_data,Input i_rd_en,Input [$clog2(DEPTH...原创 2020-11-03 19:04:03 · 536 阅读 · 0 评论 -
使用FPGA的verilog编写一个同步fifo,不考虑地址full,empty,cnt等非组要信号。
同步fifo,不考虑地址full,empty,cnt等非组要信号。可用于考试时,现场编写的代码。Module fifo # (Parameter FIFO_WIDTH =32,Parameter FIFO_DEPTH =16,)(Input i_clk,Input i_rst,Input i_wr_en,Input [FIFO_WIDTH-1:0] i_wr_data,Input i_rd_en,Output reg [FIFO_WIDTH-1:0] ...原创 2020-11-03 19:01:29 · 236 阅读 · 0 评论