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RSS订阅转载 自建同步时钟，数据等宽FIFO IP 方法
原文网站：自建同步时钟，数据等宽FIFO IP 方法 – 芯片天地我们在实际的工作中， 可能会使用一些IP 核， 例如 PLL, MMCM， 双端口ram， fifo 等等。 这时，我们会使用xilinx ISE， vivado ， Altera Quartus 等IDE 集成软件， 通过创建厂家给出的一些IP 核 来完成我们工作中一些需求。如果xilinx， Altera 等厂家没有提供我们相应的IP 核 ， 或者是他们提供的IP核 不能满足用户的特定需求，这时，就需要用户自主创建一些IP 核，...
2021-11-24 06:47:17
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转载 verilog 仿真工程应用-生成coe/mif 文件
原文网站：verilog 仿真工程应用-生成coe/mif 文件 – 芯片天地在使用xilinx 芯片时， 我们会使用到xilinx 公司提供的IP 核， 比如rom ， 单端口ram， 双端口ram等等。 在这些存储器件中，有时我们希望预存储一些数据（对存储单沿进行初始化）。这时，我们就会需要coe文件了。 另外，如果使用altera 公司的fpga， 同样也会遇到这样的问题。虽然quartus 本身就提供一种方法制作mif文件，但本文中，我们可以利用verilog 仿真文件制作自己所需要的co...
2021-11-06 00:47:58
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转载 vivado 仿真工程中$readmemh 使用
原文网站：vivado 仿真工程中$readmemh 使用 – 芯片天地在verilog 仿真中，有时会使用$readmemh系统函数，帮助仿真者快速装载仿真所使用的数据。在一些简单的仿真中， 我们可以通过initial 来加载仿真的数据，但是当仿真数据比较多的情况下， 就需要使用系统函数加载数据了。$readmemh 系统函数就是用来帮助开发者加载仿真数据的。$readmemh系统函数本身具有文件操作功能，因此不需要$fopen等文件操作。通常来说 ， $readmemh 也被归为文件操作类型的...
2021-11-05 02:22:31
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转载 Verilog 文件操作-$fseek，$ftell，$feof
原文网站：Verilog 文件操作-$fseek，$ftell，$feof – 芯片天地在Verilog 仿真中， 我们有时需要定位文件读取或者写入的位置。在Verilog 语法中提供$fseek，$ftell，$feof，$frewind 等系统函数，帮助开发者将文件中的数据读出，或者写入数据到文件中。供仿真程序实现相关的功能。$fseek 使用<integer> = $fseek(<file_desc>, <offset_value>, <o...
2021-11-05 02:10:05
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转载 Verilog 文件操作-$fgetc，$fgets，$fscanf，$fread
原文网站：Verilog 文件操作-$fgetc，$fgets，$fscanf，$fread – 芯片天地在Verilog 仿真中， 我们有时需要将文件中的数据，读入到仿真工程中使用。在Verilog 语法中提供$fgetc，$fgets，$fscanf，$fread 等系统函数，帮助开发者将文件中的数据读出，供仿真程序使用。$fgetc使用reg [7:0] <8-bit_reg>;<8-bit_reg> = $fgetc(<file_desc>...
2021-11-05 02:08:12
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转载 Verilog 文件操作-$fdisplay，$fwrite，$fstrobe，$fmonitor
原文网站：Verilog 文件操作-$fdisplay，$fwrite，$fstrobe，$fmonitor – 芯片天地在Verilog 仿真中， 我们有时需要将仿真得到的数据回写到文件中去，在Verilog语法中提供$fdisplay，$fwrite，$fstrobe，$fmonitor等系统函数，帮助开发者将数据写回到文件中。$display函数使用：语法解析：$fdisplay(<file_desc>, "<string>", variables...
2021-11-05 02:06:06
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转载 Verilog 文件操作-$fopen，$fclose
原文网站：Verilog 文件操作-$fopen，$fclose – 芯片天地在Verilog 仿真工程中， 有时我们需要从操作系统上得到相关的数据，有时需要将仿真数据保存到操作系统中。由于操作系统上的数据都是以文件方式保存的，这就需要Verilog 仿真的系统函数来完成相应的操作。本文我们主要讨论Verilog 仿真文件操作中的打开，关闭操作。$fopen，$fclose，$ferror。 关于Verilog 仿真中的文件操作，只能在仿真中使用， 不能用于FPGA 的综合。$fopen:...
2021-11-05 02:00:34
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转载 Verilog testbench编写进阶（3）–$strobe，$write
原文网站：Verilog testbench编写进阶（3）–$strobe，$write – 芯片天地在前面的几节课程中， 我们介绍了$display，$monitor 系统任务，本文介绍的$strobe任务也是激励文件中经常使用的系统任务，它可以很好的帮助我们观察运行结果，定位运行中出现的问题。需要注意的是$strobe任务只能用在仿真程序中，是不可综合的任务，因此不能在实体程序中使用。$strobe 任务的使用方法和$display非常类似，但是他们之间还是有些不同的。两者的区别在于：$str...
2021-11-05 01:57:32
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转载 Verilog testbench 编写进阶（2）–$monitor
原文网站：Verilog testbench 编写进阶（2）–$monitor – 芯片天地$monitor(…)过程调用Testbench 主要目的是提供激励，用于对实体模块或系统进行仿真与验证，其中波形显示在modelsim仿真中提供了很好的接口，但如果对于一些有规律的输入输出，提供格式化函数打印输出，无疑会得到更好的效果。上节中的内容介绍了$display 函数用于打印输出，可以得到好的格式化输出，本节将介绍另一个非常有用的格式化打印$monitor过程，该过程在自动化测试领域应用广泛，...
2021-11-05 01:55:07
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转载 Verilog testbench编写进阶（1）–$display
在仿真程序中我们可以利用modelsim或Vivado 自带的仿真程序设置和观察波形，但有时候利用数据列表、报告文件等会得到更好的效果。本文介绍的$display函数是激励文件中经常使用的系统函数，它可以很好的帮助我们观察运行结果，定位运行中出现的问题。需要注意的是$display函数只能用在仿真程序中，是不可综合的函数，因此不能在实体程序中使用。1.$display 函数$display函数系统任务的作用是用来在控制台输出信息。注意在控制台直接输出字符时，在没有其它控制字符的控制显示格式的情况
2021-11-05 01:48:52
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原创 Verilog 变量声明与数据类型三（可变的向量域选择）
当我们定义了一个向量，在使用这个向量时，可能是整个向量全部都使用，也有可能只是使用向量的其中一部分。verilog 语言语法支持可变的向量域选择，方便用户的使用。1.语法：（向量使用方法）向量名 [起始位+:位宽] 在不改变原本向量声明的高低有效位顺序的情况下，从起始位开始（包括起始位）， 宽度为位宽，从起始位递增到位宽的一段向量区域。例：wire [31 : 0] a; a [0 +: 8] 等效为 a[7 : 0]; // 起始位 在最右侧wire [0 :...
2021-11-05 01:45:43
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原创 FPGA学习资源
www.ica123.com网站中包含大量的FPGA学习资源，目前主要是介绍verilog语言的，其中也有大量的verilog视频教学资料www.opencores.org国外fpga资源，主要是一些工程代码
2021-11-05 01:37:22
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空空如也
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