Verilog 变量声明与数据类型三（可变的向量域选择）

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当我们定义了一个向量，在使用这个向量时，可能是整个向量全部都使用，也有可能只是使用向量的其中一部分。verilog 语言语法支持可变的向量域选择，方便用户的使用。

1.语法：（向量使用方法）

• 向量名 [ 起始位 +: 位宽 ]   

在不改变原本向量声明的高低有效位顺序的情况下，从起始位开始（包括起始位）， 宽度为位宽，从起始位递增到位宽的一段向量区域。

例：

wire  [31 : 0] a;    a [0 +: 8] 等效为 a[7 : 0];  // 起始位 在最右侧

wire  [0 : 31] b;    b [0 +: 8] 等效为 b[0 : 7];  // 起始位 在最左侧

• 向量名 [ 起始位 -: 位宽 ]

在不改变原本向量声明的高低有效位顺序的