Quartus和modelsim调试问题汇总(一)

 

1、Error deleting “msim_transcript”

问题原因：

         同一工程Modelsim窗口多开。

解决方法：

        关闭正在运行的modelsim软件，再启动仿真。

2、Error (10170): Verilog HDL syntax error at generate_test_data.v(13) near text ï

出现此错误一般有以下三种情况：

a.某一句代码后面缺少“；”；

b.begin 和end不对应；

c.某一个变量在always

d.缺少`timescale 1ps/1ps

 

3、modelsim没有波形

可能原因:没有在quartus的setting里配置添加testbench文件

 

4、Error（10028）：Can't resolve multiple constant drivers for net “ ” at **.v

原因：两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。同一个信号不允许在多个进程中赋值，否则则为多驱动。

方法：2个always改写为一个always,可以在同一个always里对同一个信号赋值2次

 

5、Error (171172): Detected conflicting assignments for the following nodes.

问题：在分配管脚后总是出现下面这个错误报告，编译不过。

解决：原因是软件的问题，修改引脚配置的时候top文件没有修改就默认为冲突，只需要在top文件任意修改一个地方，加一个空格之类，然后保存然后再编译就可以通过。

 

6、signal一定要注意采样时钟的问题,不然也会出现waiting clock错误

 

7、在编译工程时出现Error (176310): Can't place multiple pins assigned to pin location Pin_F16 (IOPAD_X53_Y21_N14)

问题：PIN_F16既作为模块IO引脚使用，同时也被nCEO用到,引脚复用问题

解决：具体设置过程：

assignments>device>device and pin options>dual-purpose pins里面把nCEO设置成use as regular i/o就可以。