Verilog 语言在Quartus中编译出现的错误总结（二）

于 2023-07-31 21:27:55 发布
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分类专栏： fpga verilog quartus 文章标签： fpga开发 嵌入式硬件
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1.Error (10170): Verilog HDL syntax error at data_gen.v(29) near text "b";  expecting ";"

 原因：书写错误，逗号应该在数据类型的前面。

2.Error (10219): Verilog HDL Continuous Assignment error at data_gen.v(20): object "point" on left-hand side of assignment must have a net type

原因：使用assign 进行赋值的时候，等号的左侧只能时wire型。

 3.Warning (10229): Verilog HDL Expression warning at uart_rx.v(3): truncated literal to match 11 bits

 原因：这里会出现警告，虽然没有错误，也能正常编译，但如果不注意，很难找到错误。9600的位宽是14位，但我设置的是11位，他会按照11位的位宽给CNT赋值。

IOTsmallstudent
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