[AG32VF407]国产MCU+FPGA 开发环境Supra及Quartus配置及led

最新推荐文章于 2024-05-09 23:34:53 发布
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分类专栏： fpga 文章标签： 单片机 fpga开发 嵌入式硬件
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版权

视频讲解

[AG32VF407]国产MCU+FPGA 开发环境Supra及Quartus配置及led控制

实验过程

需要下载 Quartus II
Intel® Quartus® II Subscription Edition Design Software Version 13.1 for Windows
其他注册方式参考网上的安装和注册方法
参考文章《MANUAL_AGRV2K.pdf》，使用supra将AG2K_led_demo迁移一个新的工程，再由新的工程转换成quartus II工程在这里插入图片描述
使用quartus打开工程，led.qpf
在这里插入图片描述使用T cl Script脚本
在这里插入图片描述
选择af_quartus.tcl脚本，执行run，就会看到窗口在运行编译等在这里插入图片描述出现如上的警告，表示当前的license不支持这个设备，需要按照如下来
Current license file does not support the EP4CE115F29C7

在这里插入图片描述
要选择安装目录下bin64中的sys_cpt.dll才可以，在编译一次在这里插入图片描述回到supra
在这里插入图片描述
编译
在这里插入图片描述
烧录
在这里插入图片描述
点击分析
在这里插入图片描述
看rtl
在这里插入图片描述

LitchiCheng
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专栏目录
FPGA开发常用工具软件 百度云盘链接.pdf
10-16
FPGA开发常用工具软件 百度云盘链接.pdf
FPGA 下载工具软件
03-03
CPLD 发FPGA 的下载工具软件，找了好久找到的，不是那个很大的包，方便生产用
AGM AG32 MCU系列（含AGRV2K）的内部PLL使用入门（一）
HIZYUAN的博客
03-03 610
整颗芯片只有一个 PLL 倍频模块（mcu 和 cpld 共用） 。 倍频分频操作是封装在系统内部的（用户无须也不能控制这个时钟树） 。 实现原理： A. 系统会根据所有用到的频率项（mcu 和 cpld 要用到的全部频率） ， 计算出他们 的最小公倍数。 该数值就是要倍频到的目标值； B. 以外部时钟作为输入， PLL 倍频到这个目标值， 然后再以这个目标值为基准， 分 频给 mcu 各外设和 cpld 来使用。 C. 倍频和分频， 无须开发者关注。 开发者只要设置好自己需要的各个时钟频率即可。
格芯微AGM32MCU规格书AG32VF103 AG32VF107 AG32VF205 AG32VF303 AG32VF407
10-08
AGM（格芯微）AGM32MCU 全系列规格书，PIN to PIN替代STMCU、GDMCU， AG32VF103RCT6 PtP STM32F103RCT6 AG32VF103RCT6 PtP GD32F103RCT6 AG32VF103VCT6 PtP STM32F103VCT6 AG32VF103VCT6 PtP GD32F103VCT6 AG32VF407RGT6 PtP STM32F103RGT6 STM32F205RGT6 STM32F303RCT6 AG32VF407RGT6 PtP GD32F103RGT6 GD32F107RGT6 GD32F205RGT6 GD32F303RGT6 GD32F407RGT6 AG32VF407VGT6 PtP STM32F103VGT6 STM32F205VGT6 STM32F407VGT6 AG32VF407VGT6 PtP GD32F103VGT6 GD32F107VGT6 GD32F205VGT6 GD32F303VGT6 GD32F407VGT6
[AG32VF407]国产MCU+FPGA Verilog编写控制2路gpio输出不同频率方波实验
darcsdn
01-30 537
实测波形，这里12Mx2=24M，还有3.2Mx2=6.4M，和实际设置有差异，不确定是内部晶振问题还是配置问题，还需要和AGM进行技术咨询，总体的逻辑是符合预期，调整clock out的比例，波形输出也成比例。修改VE文件，clk选择PIN_OSC，使用内部晶振8Mhz，gpio使用PIN_51和52，pinout是数组。增加verilog逻辑代码，两个always循环，按照c0和c1翻转pin_51和pin_52。根据原理图，选择两个pin脚作为输出。添加pll，修改pll，输入频率8M。
【AG32VF407】国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！
darcsdn
02-01 1048
链接：https://pan.baidu.com/s/10Ki3HC30x6tpxzcfvf8Lwg?[AG32VF407]国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！然后更新自己的fpga程序bin时，不能勾选Full chip erase before program。其次需要使用supra中bin中的Downloader.exe进行更新。选择好固件，连接jlink，烧录。之前不准的频率，6.49Mhz。更新后，7.9Mhz。
【AG32VF407】国产MCU+FPGA Verilog双边沿检测输出方波
darcsdn
01-31 591
本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波。同时可以根据输出的方波检测clk的频率，以及双clk的相位关系，如下为verilog代码。[AG32VF407]国产MCU+FPGA Verilog双边沿检测输出方波。使用GPIO为，PB12合PB13，下图为示波器抓取的波形。
AGM AG32VF407VGT6（248M主频MCU + 内置2KLE CPLD）开发入门文档
HIZYUAN的博客
06-03 4790
并且内置了FPGA/CPLD, 逻辑资源达2KLE，非常适合MCU+FPGA的应用，一方面可以满足对并发数据采集或者输出的需求，另外一方面还提供了一个RISC-V内核的高性能MCU，可以作为主控和人机交互。4. AG32 MCU，除了MCU功能，用户也可以用里面的FPGA来实现74HC164, 138的功能，或者其他需要用FPGA逻辑实现的功能，比如高速数据采集，电机控制等。海振远科技提供的AG32 MCU开发板，将MCU的外设都已经引出，MCU与FPGA资源都可以充分发挥。
Python库 | supra-1.0.24.tar.gz
05-22
资源分类：Python库 所属语言：Python 资源全名：supra-1.0.24.tar.gz 资源来源：官方 安装方法：https://lanzao.blog.csdn.net/article/details/101784059
Indicium-Supra：DirectX API挂钩框架
02-06
Indicium-Supra：DirectX API挂钩框架
Supra Cobol-开源
05-31
Cobol 程序员的广告编辑器，它促进了这种语言的任务。 Supra Cobol 提供基本语法并提供同时编辑多个文件的可能性。 支持 RM-85 和 MS-Cobol 编译器。
NES（FC） FPGA游戏卡开发笔记（3）---- AGM AG32VF407开发环境的使用
dire_777的博客
05-31 2537
集成在platfomio开发环境中进行芯片固件开发还是不错的。同时提供了logic和固件编译下载调试。提供了好几种常用的framework bsp包，sdk也很完整，python脚本和c代码写得都很清晰，方便使用。芯片手册真的没法详细些吗？memory mapping详细说明，寄存器定义和使用这些对开发者这么重要的东西需要那么保密吗？
AGM MCU AG32VF407 系列特性
HIZYUAN的博客
01-05 2655
AGM MCU之AG32VF407系列的特性介绍。
AGM MCU AG32VF407增加编译目录的应用问题解答
HIZYUAN的博客
04-16 728
AGM MCU AG32VF407增加编译目录的应用问题，海振远科技分享解决方案。
PC通过串口发送指令控制LED+串口中断
weixin_49387645的博客
05-01 911
首先要打开SCON中的串行接收控制位REN。当REN=1时为允许接收状态，可以接收信息。因此令SCON = 0x50；
【GD32F470紫藤派使用手册】第五讲 PMU-低功耗实验
weixin_45254847的博客
05-07 839
进入待机模式前，先将Cortex®-M4 系统控制寄存器的 SLEEPDEEP 位置 1，再将 PMU_CTL 寄存器的 STBMOD 位置 1，再清除 PMU_CS 寄存器的 WUF 位，然后执行 WFI 或 WFE 指令，系统进入待机模式，PMU_CS 寄存器的 STBF 位状态表示 MCU 是否已进入待机模式。低功耗模式相关数据可参考下表，不同的低功耗模式是通过关闭不同时钟以及电源来实现的，关闭的时钟和电源越多，MCU所进入的睡眠模式将会越深，功耗也会越低，带来的唤醒时间也会越长，其唤醒源也会越少。
UDP编程流程（UDP客户端、服务器互发消息流程）
BEIFEN13的博客
05-03 1157
UDP编程-创建套接字、发送、绑定、接收数据，UDP客户端和 UDP服务器
单片机智能灯控制系统源程序仿真原理图与论文全套资料
最新发布
qq_35654286的博客
05-09 562
设计了一款智能控制系统。 AT89C51+LCD1602+DS1302+按键+LED组成了这样一个完整的设计。 P2.0-P2.34个LED等代表庭院内的4盏灯 P1.3-P1.75个开关，第一个代表光敏电阻传感器，后四个都是热释电红外传感器 P3.2、P3.4、P3.5、P3.6为四个按键开关，可设置万年历时间。 人性化地加入了时间和温度的LCD显示，并可以通过按键去设置时间日期等。 智能灯控制分为自动和手动控制。
supra下载fpga
09-24
Supra下载FPGA是一种将设计好的逻辑电路或处理器芯片的代码加载到现场可编程门阵列（Field-Programmable Gate Array，简称FPGA）器件中的过程。 首先，我们需要准备一个开发环境，如Xilinx Vivado或Altera Quartus等FPGA设计工具。这些工具提供了开发FPGA所需的软件支持和资源。 接下来，在开发环境中创建一个新的项目，并选择目标FPGA型号。根据所选择的型号，相应的芯片规格和资源将被加载进工程。 然后，我们需要编写硬件描述语言（HDL）代码，用于描述所需的逻辑电路或处理器的行为。常用的HDL语言有VHDL和Verilog。 在编写完HDL代码后，我们需要将其综合为门级逻辑网表。这是一个将HDL代码转换为逻辑门和连线的过程。 接下来，我们进行逻辑综合和优化，以减小设计的功耗和延迟，并确保设计的正确性。 然后，我们使用生成的逻辑网表进行布局和布线，即将逻辑门和连线映射到实际的FPGA芯片上。这一过程将确保逻辑的正确连接性和时序满足。 最后，我们通过JTAG接口将生成的比特流文件加载到目标FPGA芯片中。比特流文件是经过位流生成的二进制文件，包含了所设计的逻辑电路或处理器的配置信息。 通过以上步骤，我们就可以顺利地将设计好的逻辑电路或处理器芯片的代码下载到FPGA中，使其能够按照我们的需求运行并实现特定的功能。

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