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FPGA培训就业班：https://m.tb.cn/h.5b7iVhg?威三学社的《FPGA培训就业班》、《软件无线电、通信IC设计就业班》
2023-07-27 09:24:30
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原创 OFDM编码效率3/4的实现
在802.11a协议中对于OFDM的速率实现有着明确的规定。我们根据协议中的流程来对编码效率为3/4的情况进行实现。编码效率是如何得到的呢？数据在通信的过程中要在待发送的数据中插入一些监督码元用于在接收端对数据进行检错和纠错处理。监督码元信息的添加通过编码来实现，当在数据中额外加入了监督码元之后，发送的数据中就不仅仅只包含有需要发送的信息了，这样我们待发送数据的比特数量与编码处理之后数据比特数量相比，就计算出对应的编码效率了。已知用64qam的调制方式实现54mbps的发送速率要求时，要保证编码效率
2022-01-07 17:21:42
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原创 FPGA：硬件加速金融行情解码
1.前言高频交易，硬件加速，这两个词，不管是金融领域从业人员，还是FPGA开发从业人员，对于这两个词应该都不会太陌生。对于金融行业从业人员来说，高频交易，是用来指代从开仓到平仓只有很短的时间间隔，主要目的是通过市场短暂的价格波动进行获利的交易行为，这种交易行为，对时间十分敏感，这种交易从以前的人工进行操作，交易的时间量级大概是分钟（min）乃至秒（s）级；到后来使用繁杂的计算机程序进行操作，定义一个复杂的模型，编写软件代码让计算自行机判断买入卖出，交易的时间量级大概到了毫秒（ms）级；而到了近年来十分火
2022-01-07 17:14:07
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原创 FPGA面试真题解析（4）
11、属于组合逻辑电路的是( )。（硬件逻辑实习岗）A 全加器 B 移位寄存器 C 计数器 D 触发器 12、在下列逻辑电路中，不是组合逻辑电路的是( )。（硬件逻辑实习岗）A 编码器 B D触发器 C 加法器 D 译码器解析：11、12题属于同一种类型的题目，主要考察对基本时序逻辑电路和基本组合逻辑电路的了解。首先我们先来看下如何用Verilog硬件描述语言来实现它们，并通过RTL视图以及波形图来看看他们的结构，来确定是组合逻辑电路还是时序逻辑电路。全加器的Verilog代码：我们
2021-08-16 10:12:56
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原创 FPGA面试真题解析（3）
9、寄存器的Tsu(建立时间)是如何定义的( )。（硬件逻辑实习岗）A 在时钟沿到来之后数据保持稳定的时间 B 在时钟沿带来前后数据都需要保持稳定的时间 C 在整个时钟周期数据保持稳定的时间D 在时钟沿到来之前数据保持稳定的时间解析：考察数字电路中对时序分析基本概念的认识本题是个概念性的问题，常常在时序分析中提到。建立时间(Set Up Time，简写为Tsu或Ts)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。建立时间的门限(为了和建立时间区别开，所以简写为T_setu
2021-08-16 09:51:42
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原创 FPGA面试真题解析（2）
5、下面哪种不是组合逻辑电路功能描述方法( )。（硬件逻辑实习岗）A. 真值表 B.布尔方程 C. 状态机 D. 逻辑框图解析：考察数字电路中对组合逻辑电路的认识A选项真值表是使用于逻辑中的一类数学用表，用来计算逻辑表示式在每种论证(即每种逻辑变量取值的组合)上的值。其特点就是输入和输出之间的关系能够一一对应，无任何延时特性，在表达组合逻辑电路关系时非常直观。下面为全加器的真值表：B选项布尔方程(Boolean equation)是一类特殊方程，指布尔代数B上含有未知元的等式f(X)=g
2021-08-12 10:12:07
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原创 FPGA面试真题解析
FPGA面试真题解析1、1、 十进制46.25对应的二进制表达式为( )。（硬件逻辑实习岗）A 101110.11 B 101101.01 C 101110.1 D 101110.01解析：这个问题看上去很简单，那是因为我们平时可以打开电脑上的计算器，然后用程序员功能立刻就能出结果，但是笔试的时候我们并不能使用这种“作弊“的功能，所以还是要会手算。可能很多同学数电是大一大二时学习的，很久没有接触过这么基础的问题了，那就让我们一起来回忆下吧。首先这个题
2021-08-10 10:03:43
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原创 第五讲spi通过SPI接口模拟主机读写从机寄存
Vivado版本：2019.2 Modelsim版本：Modelsim SE-64 10.7实验内容：通过SPI接口模拟主机读写从机寄存器，从机SPI时序图在下方给出。SPI：是Serial Peripheral Interface的缩写，既串行外设接口，是一种4线高速全双工同步的通信总线。通常由一个主模块和一个从模块或多个从模块组成，主模块选择一个从模块进行同步通信，从而完成数据传输。单向传输时，3根线也可以。其工作方式为主从方式，双向通信至少需要4根线，分别是CS——Chip Select，片
2021-07-19 15:31:43
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原创 双fifo流水线实现3x1024数组数据按列相加
Vivado版本：2019.2 MATLAB Modelsim版本：Modelsim SE-64 10.7实验内容：双fifo流水线实现3x1024数组数据按列相加FIFO，First Input First Output，既先入先出，也是一种存储器。本质上还是RAM，外面加了一层地址管理，这样使得FIFO没有地址线，使得使用起来非常方便。缺点是只能顺序写入和顺序读出，不能随机访问。如果数据把FIFO写满了，数据就不能继续写入，原来的数据也不会被覆盖；读取数据也只能读取一遍，读空后继续进
2021-06-04 15:46:56
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原创 RAM的coe文件与简单DDS实现
Vivado版本：2019.2 MATLAB Modelsim版本：Modelsim SE-64 10.7实验内容：通过MATLAB生成一个COE文件，文件内容为一个周期的正弦波与余弦波，长度为1024，振幅为1023，数据类型为10进制。通过控制地址偏移实现一个简单的DDS，在modelsim中仿真完成。存储器的初始化可以使用默认数据或者通过内存文件（.coe）来完成，还可以两者搭配使用。通过COE文件可以定义单独内存位置的初始内容，而默认数据会直接定义所有位置的内存，两者搭配使用也就
2021-05-21 15:18:26
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原创 Vivado联合Modelsim软件安装和仿真库编译
Vivado联合Modelsim软件安装和仿真库编译Vivado hls工具与Vitis统一软件平台的出现和发展，突破了以往使用FPGA进行设计时，使用语言HDL语言进行设计实现的瓶颈，在xilinx FPGA上构建数字系统时，首先使用c/c++/systemc语言进行建模， 然后通过HLS工具将c/c++/system c模型描述直接转换为RTL级的HDL描述，因此大大提高了FPGA设计效率，加速FPGA在高性能信号处理领域的应用与推广。Modelsim 工具可以进行RTL的建模仿真可以配合Vivad
2021-05-08 14:46:26
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原创 FPGA开发中RAM的使用方法以及细节技巧
Vivado联合Modelsim软件安装和仿真库编译Vivado版本：2019.2 Modelsim版本：Modelsim SE-64 10.7说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、ddr sdram、ddr3 sdram等，然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP 核。Ram是random acces
2021-05-08 14:26:44
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原创 第十一讲、FPGA开发中xilinx vivado 平台时序分析系列课程-边沿对齐input delay ddr双沿采样时序约束与收敛
我们在使用一些以太网PHY和FPGA接口是RGMII接口是DDR双沿结构，还有ADC芯片也也是DDR双沿采样接口，以及CMOS视频传感器也有很多DDR双沿源同步接口。我们这里以IMX222视频传感器的的DDR为例约束input ddr 接口如何进行约束和时序分析以及收敛源同步边缘对齐fpga输入直接模式（输入端不加PLL）这是IMX222手册中DDR接口的时钟和数据的边缘对齐的源同步时序参数，此参数供我们后边时序约束使用。这是基本的input delay 的时序基本模型，其实也是两级
2021-02-26 20:16:45
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原创 ZYNQ 7000的硬件SPI控制器配置为三线制SPI
使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？以上是SPI0的接口信号，我们可以把PL侧的三线制的SDIO信号（inout）通过一个IOBUF原语进行转换出in 和out的信号。其中EN可以使用一个gpio的EMIO的来控制，或者直接使用MOSI_T信号控制即可（这个需要验证一下，理论是可以的，transmit时刻输出，否则三态，三态时刻就可以把输入的信号传递给Miso了）。IOBUF spi_wire( .I(.
2021-02-23 21:05:13
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原创 FPGA RTL开发中使用到的VSCode编辑插件安装讲解
实验概况安装VScode软件及各个支持库，完成对Verilog代码自动补全和语法错误检查。实验目的熟悉软件安装方法，为开发做好充足准备软件VScode、以及各个插件硬件电脑目录第一讲、VScode编辑器软件安装11.软件基本介绍：22.VSCode软件安装22.1VSCode软件安装22.2VScode编辑器设置中文环境53.插件安装83.1verilog 语法高亮和自动例化功能83.2iverilog语法检查功能133.3生成testbe
2021-02-22 20:57:27
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空空如也
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