高速吞脉冲分频器的原理介绍及设计实现

高速吞脉冲分频器的原理介绍及设计实现

博主微信：flm13724054952，不懂的有疑惑的也可以加微信咨询，欢迎大家前来投稿，谢谢！

引言

高速分频器是锁相环频率合成器的重要组成部分。分频器的最高工作频率，功耗，相位抖动等决定了锁相环的许多重要特性。简单的分配器可以直接利用分频计数来实现分频，但是一方面从低到高的串行计数，由于在后面的进位没有反馈到输出脉冲之前，不能有新的输入脉冲到来，另一方面当需要分频大的分频比时，串行多个计数器不仅占有电路面积，而且会造成大的相位噪声。所以在实际的芯片设计里面，不会采用简单的串行计数分频器，而本文提出的高速吞脉冲分频器可以很完美的解决掉上面这两个问题。

原理介绍

本文提出的高速吞脉冲分频器的原理介绍如下所示：

设计实现

小数分频的设计原理其实也比较简单，就是将分子nfrac与分母nmod作比较，如果分子小于分母，则输出0，然后分子加上本身自己与分母作比较，如果分子和大于等于分母，则输出1，分子和减去分母，持续设计，直到分频输出一个周期出现。例如分子为1，分母为3，一开始1《3，则div_en=0;分子相加为2《3，则div_en=0;分子继续相加为3=分母3，则div_en=1，然后分子和3-3=0，继续相加本身，会发现由回到起初的1。所以分子1分母3的输出周期序列为0，0，1；也可以发现0+0+1=1，1%3=0.3333与我们预设的分子1分母3的分频比一致。具体小数分频的设计如下图所示：

预分频的设计如下所示：

分频计数系数的设计公式如下所示：

分频脉冲的设计如下所示：

高速吞脉冲分频器的RTL电路设计图如下所示：

功能仿真

对设计的高速吞脉冲分频器的设计进行功能仿真验证，设置整数分频比为50，分子为1，分母为3，跟前面讲小数分频器设计讲的一样，也就是说小数分频器应该产生50，50，51的小数分频这样子一个周期序列下来产生的小数分频比约为50.333这里时钟clk的周期为20，可以发现高速吞脉冲分频器在接收到小数分频器提供的整数50，51，50之后产生了对应的输出分频脉冲410-1410-2403=5020-5120,设计的与预期的一致。说明高速吞脉冲分频器的设计是正确的。

高速吞脉冲分频器的功能仿真波形放大图如下所示：