AHB-Lite总线跨时钟域设计

最新推荐文章于 2023-02-02 23:33:40 发布
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分类专栏： AMBA AHB ASYNC 文章标签： arm
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目前有一个工作需求，由于CPU总线的CLK和Peripheral IP的CLK不在同一个时钟域下面，所以需要对两个IP间的跨时钟域总线进行一个异步处理，总线标准为AHB-Lite。

架构图设计如下
在这里插入图片描述先画个图，后面细节补充

weixin_39327111
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专栏目录
跨时钟域(CDC)
sunday_893的博客
07-18 4460
如下图所示，两个DFF分属两个不同的时钟域a和b，时钟域a的数据adat需要传输到时钟域b，由于adata对于bclk是异步的，所以有可能adata在DFF的建立时间的窗口期内发生跳变，造成bdat1是一个不确定的状态，也就是DFF出现了亚稳态，注意，跨时钟域并不一定会出现亚稳态，只是有可能会出现。IP之间交互的信号分为总线信号以及其他数据/控制信号，总线信号如AXI和AHB协议，所有采用AXI协议的IP的总线时钟都是ACLK，所有的总线信号都同步到ACLK，所以总线信号不存在跨时钟域的问题，而对于其他数据
AMBA_3_AHB-Lite协议中文版1.0.pdf
09-05
AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版
AMBA3 AHB-Lite总线协议
03-11
AMBA3 AHB-Lite总线协议
APB 总线跨时钟域
weixin_46076353的博客
09-27 1248
传统上，在利用APB总线访问硬件模块内部的寄存器的时候,模块的内部寄存器都必须和APB总线采用相同的时钟。如图1、图2所示，PCLK为APB时钟区的时钟信号，PADDR为APB时钟区的地址信号；PWRITE为APB时钟区的写信号；PSEL为APB时钟区的片选信号，PENABLE为APB时钟区的使能信号，PWDATA为APB时钟区的写数据信号（图2中为PRDATA；APB总线主要用于低带宽外设之间的连接，例如UART、1284等，其总线架构不支持多个主模块，其唯一的主模块（master）就是APB桥接。
跨时钟域问题（建立时间保持时间、亚稳态、同步化技术）
weixin_44900452的博客
11-24 689
解决跨时钟域产生亚稳态的方法
跨时钟域处理
coreyhang的博客
12-09 213
跨时钟域处理： https://www.cnblogs.com/lyc-seu/p/12441366.html#%E6%B3%A8%E6%84%8F%E9%97%AE%E9%A2%981
verilog1-跨时钟域传输
d_b_的博客
10-10 821
文章目录跨时钟域传输1、方法单bit信号：两级寄存器同步多bit信号：双口RAM，异步FIFO、握手信号２、单bit信号：两级寄存器同步1）慢时钟域到快时钟域2) 快时钟域到满时钟域异步FIFO 跨时钟域传输 1、方法 单bit信号：两级寄存器同步 多bit信号：双口RAM，异步FIFO、握手信号 ２、单bit信号：两级寄存器同步 1）慢时钟域到快时钟域 肯定可以采到 // clka为慢时钟，clkb为快时钟 module trans_s2f (input clka,clkb,rst_n,
AHB_LITE.rar_AHB fpga_AHB-LITE Verilog_ahb_ahb协议_verilog设计ahb
07-15
AHB_Lite 通信协议的FPGA Verilog 设计
AMBA 3 AHB-Lite接口转换模块Verilog代码
12-04
AHB-Lite接口转换模块完整Verilog代码以及测试文件
AMBA-3-AHB-Lite-Protocol:此存储库包含SystemC for testBench，用于AMBA:registered:3 AHB-Lite协议
05-02
AHB-Lite实现了高性能，高时钟频率系统所需的功能，包括：•突发传输•单时钟边沿操作•非三态实现•宽数据总线配置，64位，128位，256位，512位和1024位。 最常见的AHB-Lite从设备是内部存储设备，外部存储接口和高...
AHB总线设计
02-28
AHB总线通讯的设计，包括：AHB总线协议，程序代码，具有参考价值！
基于MicroBlaze的AXI总线实时时钟IP核设计
07-31
应用MicroBlaze软核作为CPU的硬件平台，在此平台上设计了基于AXI总线的通用实时时钟IP核。给出了创建IP核的过程和导入IP核的方法。介绍了实时时钟的IP核结构，给出了IP核的结构框图。介绍了实时时钟的原理，给出了实时时钟各个模块的核心代码。
跨时钟域和亚稳态
AD7533的博客
11-03 1020
亚稳态问题 亚稳态 电路中不希望存在的、会存在很长时间的（会产生会传播，影响后面组合逻辑） 产生亚稳态 采样寄存器不满足建立、保持时间，（不等价与竞争冒险，竞争冒险只存在于组合电路） 影响因素 1、工艺 2、温度 3、电压 4、电磁波干扰 解决亚稳态 1、两级同步（单bit） 输出信号利用原时钟域打一拍 再利用目的寄存器时钟打两拍进行两级同步 2、两级同步（多bit） 每bit都用一个两级同步，浪费寄存器（面积开销太大） 源时钟域产生一个交互...
IMX6ULL设置AHB时钟
ManiacLook的博客
04-09 577
修改 AHB_PODF 时不能直接对寄存器中的相应位进行清零，因为 0 对应分频系数 1，会将 AHB 设置为 396 MHz 超过了其最大频率 132 MHz，导致死机。 // 错误代码 CCM->CBCDR &= ~(7 << 10);/* CBCDR 的 AHB_PODF 清零 */ CCM->CBCDR |= 2 << 10; /* AHB_PODF 3 分频， AHB_CLK_ROOT=132MHz */ // 正确代码 CCM->CBCMR &
竞争冒险 亚稳态 跨时钟域 异步fifo
qq_45446541的博客
07-27 950
1竞争冒险 竞争冒险存在组合电路中，以下图为例，对于图a中的与门，初始时刻A是高电平，B是低电平，输出Y是低电平。在某一个时刻B先开始跳变，并且达到了与门的VIL(max)，此时B被视为高电平，A在某一个时刻（稍微迟于B）也开始跳变，此时还没有达到VIL(max)，因此依然被视为高电平，此时Y输出为高电平，因此产生了尖峰脉冲。该尖峰脉冲是系统内部的一种噪声。 将这种两个逻辑信号同向相反的逻辑电平跳变的现象称为竞争。（竞争一定要在同一个门的输入有两个信号，并且这两个信号是朝着相反的方向跳变） 但是两个信号的竞
AHB分频器输出的时钟和HCLK关系，是不是HCLK。CLOCK 4bit clock enable和睡眠模式有关
二进制模----细微行动改变影响世界
10-17 1867
AHB分频器输出的时钟送给5大模块使用： 　　1.送给AHB总线、内核、内存、DMA使用的HCLK时钟。 　　2.通过8分频送给系统定时器的定时时钟(嘀嗒定时器)。 　　3.直接送给Cortex的空闲时钟PCLK。 　　4.送给APB1分频器可选择1、2、4、8、16分频，其输出一路供APB1外设使用(PCLK1,最大频率36M)另一路送给定时器(timer)2、3、4倍频器使用。该倍频器可选择1或着2倍频，时钟输出供定时器2、3、4使用。 　　5.送给APB2分频器可选择1、2、4、8、16分频，其输出一
AHB（1）
weixin_65994910的博客
02-02 398
AHB是用于高性能、高时钟频率的系统模块。典型的应用如ARM核与系统内部的高速RAM、NAND FLASH、DMA、Bridge的连接。
AMBA AHB总线协议详细说明（AHB5协议）
热门推荐
heyuming20062007的博客
02-23 1万+
一、 AHB总线介绍 AHB总线用于性能要求较高的系统互连，比如内部memory、高带宽的外设、GMAC、eMMC/SD等，其仍然为分时独占式总线，也就是说一个时间点总线只会完成一个传输事件。下图是一个典型的AHB总线互连例子，图中Manager为总线的Master设备，Subordinate为总线的Slave设备。AHB总线互连逻辑包括一个地址译码器和一个多路选择器。地址译码器用于将Master发送的地址转换成合适的sel选择信号；多路选择器将各个Slave的输出数据合理的选择给Master。图中只画出
（数字ic）CDC跨时钟域可能出现的问题及解决办法总结
qq_42005540的博客
05-09 4372
1、CDC基本概念 时钟域（Clock Domain）：时钟域为由单个时钟或具有恒定相位关系的时钟驱动的设计部分。换句话说，时钟域就是时钟信号的势力范围 且一个时钟域中只能存在一个时钟信号，而一个时钟信号最多可以对应两个时钟域。 多个时钟来自不同的来源，而由这些时钟驱动的逻辑单元部分为时钟域，这些异步时钟域之间的接口信号称为时钟域交叉(CDC)路径。 如图一，divCLK是由CLK分频得到的，所以divCLK和CLK为同步时钟，也是属于同一个时钟域的。 ...
arm3 ahb-lite 总线协议
最新发布
07-01
### 回答1： ARM3 AHB-Lite总线协议是一种面向片内的总线协议，主要用于连接处理器和各种外设的高性能总线。以下是关于ARM3 AHB-Lite总线协议的一些详细说明： 1. 总线结构：AHB-Lite总线由多个总线工作主体组成，其中包括主处理器、外设、存储器等。这些主体通过总线连接，并可以进行读取和写入操作。 2. 总线访问：ARM3 AHB-Lite总线采用了基于请求-应答的访问机制。外设和处理器可以发出读写请求，总线控制器处理这些请求并向请求方提供相应的读写信息。 3. 宽度和速度：AHB-Lite总线具有可配置的数据总线宽度，可以从8位到1024位。总线速度可以根据系统需求进行调整，以满足不同的应用场景。 4. 总线优先级：AHB-Lite总线支持不同主体之间的总线优先级。当多个主体同时请求总线时，总线控制器将根据优先级设置来确定哪个请求会被优先服务。 5. 总线提供的功能：AHB-Lite总线协议提供了多种功能，如单次和重复传输、突发传输、保留和释放等。这些功能可以高效地执行数据的读取和写入操作。 6. 错误处理：AHB-Lite总线具有丰富的错误处理机制，可以检测和处理访问时可能出现的错误，如地址错误、传输错误等，保障数据的可靠性。 总的来说，ARM3 AHB-Lite总线协议是一种高性能、灵活可配置的总线协议，适用于各种应用场景。它可以有效地连接处理器和外设，实现数据的读取和写入操作，并提供了丰富的功能和错误处理机制，以满足不同应用需求。 ### 回答2： AHB-Lite总线协议是一种用于系统级集成电路（SoC）设计中的总线协议。AHB-Lite在ARM公司的AMBA（高级Microcontroller总线架构）规范中定义，作为AMBA总线系列的一部分，为SoC中的模块之间提供快速、高效的通信机制。 AHB-Lite总线协议具有以下特点： 1. 简化的总线结构：AHB-Lite采用万能主/从模式，即同一个模块可以既作为主设备又作为从设备，简化了总线结构的复杂性。 2. 高效的数据传输：AHB-Lite支持高带宽和低延迟的数据传输，在SoC中提供了高性能的通信机制。 3. 分级优先级：AHB-Lite采用基于优先级的访问控制，可以分配不同的优先级给不同的模块，以确保关键任务的优先执行。 4. 突发传输：AHB-Lite支持突发传输，能够在连续的总线周期内传输一系列数据，提高了数据传输效率。 5. 低功耗操作：AHB-Lite可以通过流水线操作和低功耗模式来减少能量消耗，提高系统的功耗效率。 总之，AHB-Lite总线协议是一种灵活、高效、可靠的总线协议，广泛应用于ARM架构的SoC设计中，为多个模块提供了可靠的通信机制，有助于提高系统的性能和可靠性。 ### 回答3： ARM3 AHB-Lite是一种用于高性能系统-on-chip (SoC)设计的总线协议。该协议由ARM公司开发，用于连接处理器、内存和外设等各种功能单元，并提供高效的数据传输和控制。 AHB-Lite协议采用了面向事务的设计方法，以提供灵活性、可伸缩性和可扩展性。它支持多个主设备和多个从设备，并且能够在这些设备之间进行高效的数据和控制信号传输。 此外，ARM3 AHB-Lite协议还具有以下特点： 1. 性能优化：AHB-Lite协议支持负责解码的硬件逻辑，以最小化主设备的延迟并提高总线效率。此外，该协议还支持存储器和缓存一致性机制，以提供更高的数据传输速度。 2. 灵活性和可伸缩性：AHB-Lite协议允许设计师根据系统的需求添加或移除总线主从设备。它还支持总线宽度的动态调整，以适应不同的设备和数据传输需求。 3. 低功耗设计：AHB-Lite协议通过提供低功耗模式和空闲状态管理来优化能源消耗。它可以根据需要主动控制总线请求和访问，以减少功耗。 总之，ARM3 AHB-Lite总线协议是一种在SoC设计中广泛应用的高性能、灵活和可伸缩的总线协议。它为多个主从设备之间的数据传输和控制提供了一种有效的解决方案，并具有优化性能和功耗的功能。

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