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1. 删除操作behaviorcode删除高亮内容:%s//g删除高亮内容所在行:g//d只删除匹配内容:%s/<pattern>//删除匹配内容所在的行:g/<pattern>/d只保留匹配内容的行:v/<pattern>/d2. 高亮多个关键字operate code/\vkey_word1|key_word22. 修改文件类型behaviorcodesv:
2024-04-16 11:37:26
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原创 vivado与vitis联合使用microblaze软核
一、RTL代码有改动或者添加了ila，vivado综合完成后，导出bitstream1、在vivado中2、下一步选择including bitstream；3、导出.xsa文件4、在vitis中，update hardware specification，选择相应的xsa文件二、使用ila debug1、在vivado中正常添加ila，综合生成bitstream后，在vitis中更新相应的xsa文件，并重新编译；2、在vitis中下载hardware platform（选择的bit和m
2021-10-18 10:48:42
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原创 大华-快时钟域到慢时钟域
//快时钟域到慢时钟域module async_data( input clk_a, input clk_b, input rst_n, input data_valid, input [7:0] data, output valid_out, output data_out); //时钟域a reg valid_temp; reg data_valid_reg; reg sync_reg; reg [7:0] data_reg; always@(po.
2021-07-09 17:41:49
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原创 在FPGA添加用户逻辑和Microblaze的联合ILA调试
一、Block Design设计和ILA设置1、完成Block Design后右键想要抓取的信号，选择Debug。然后点击Run Connection Automation，自动添加ILA IP核，最后Ctrl+S保存。2、右键design_1，点击Generate Output Products，将Block Design中使用到的IP核生成源文件和约束文件。3、点击Create HDL Wrapper，生成顶层例化文件。4、完成自己Verilog逻辑设计后，点击Generate Bits
2021-07-03 11:15:43
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原创 I2C原理与FPGA实现（二）
二、实现由于I2C两根传输线都被上拉电阻上拉，所以输出高电平时，FPGA只需要输出高阻态Z即可。同时，输入时，也必须将双向端口inout输出为高阻态，再读端口的数据。根据被操作芯片手册，我们需要读写操作的数据格式分别为：这里需要注意要在sda线上传输两次被操作芯片的地址，并且注意两次读写控制标志不同2.1 读`timescale 1ns / 1psmodule i2c_read #( parameter CYCLE = 1000) ( input logic
2021-04-26 10:08:08
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原创 MIIM接口实现
一、数据格式MIIM mdc信号线在空闲时刻输出高阻态，数据传输包括全为1的32bit preamble，2bit起始位，2bit读写控制，5bit PHY地址，5bit寄存器地址（复杂一些的芯片由于寄存器地址不够，可能无法访问芯片内部的全部寄存器）；2bit的数据转换位，读操作时，master先输出一位高阻态，第二位由slaver拉低；写操作时，master 输出2’b10两位;接下来是16bit读写数据。数据格式非常简单，也没有主从应答，只需要将一串数据放到数据线上即可收发数据。由于mdio是漏
2021-04-26 09:42:51
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原创 I2C原理与FPGA实现（一）
一、原理I2C总线是一种常见的数据总线，广泛应用于各种控制系统中，是一种多主机总线，各个设备通过片上接口，通过I2C总线使得它们之间能够相互通信。I2C总线结构十分简单，只有两条线：串行数据线（SDA）和串行时钟线（SCL）。查看手册中有一些术语需要定义：【注】 Master不一定是发送方，也可能是接收方。Master控制着传输的开始和结束，并且在传输过程中负责产生的时钟信号（SCL）。1、SDA和SCL信号规定当SCL为高时，SDA必须保持不变；当SCL为低时，SDA才能变化（传输过程中每bi
2021-04-17 20:28:50
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转载 C语言动态链接和静态链接
编译过程分几个步骤，首先对源文件进行预处理，这个过程主要是处理一些#号定义的命令或语句（如宏、#include、预编译指令#ifdef等），生成*.i文件；然后进行编译，这个过程主要是进行词法分析、语法分析和语义分析等，生成*.s的汇编文件；最后进行汇编，这个过程比较简单，就是将对应的汇编指令翻译成机器指令，生成可重定位的二进制目标文件。由于每个文件都是独立编译的，即每个.c文件都会编译成一个.o文件目标文件，由于C文件之间存在依赖关系，为了满足这种依赖关系，需要对编译出来的目标文件进行链接，形成可执行文
2020-12-04 10:00:49
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原创 FPGA网络通信 ——RGMII传输
一、RGMII特点RGMII采用双沿传输（DDR接口），在CLK的上升沿和下降沿都各传输一次数据，同时，TX_ER 和RX_ER 信号编码进了TX_CTL 和RX_CTL 信号中，不再使用独立的信号线。这两个信号传输也是通过上升和下降沿来区分的。二、RGMII 与 GMII 转换电路设计RGMII的设计逻辑只需要在GMII逻辑的基础上增加单沿八位变双沿四位（双沿四位变单沿八位）的逻辑。由于数据和时钟都是同时同向传输的，但是在接收端，需要时钟与数据的中心对齐。这里有两种处理方式：
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原创 FPGA实现多功能数字钟（Verilog）
FPGA实现多功能数字钟（Verilog）介绍整体框架介绍本文设计的数字钟的功能包括：正常时钟、日期显示、调整时间（日期）、整点报时、闹钟（包括闹钟音乐）、秒表、数码管显示。使用的rtl语言为Verilog，参考了一些别人的设计，对一些模块进行了仿真，并对整个系统进行了仿真，功能基本正确。接下来我将详细介绍各个模块的功能以及设计。下图为设计的所有模块：整体框架顶层rtl视图（不知道看不看得清）：...
2020-07-21 16:04:04
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原创 Verilog中case语句不加default的影响
default语句的对case语句综合的影响之前看书都说case语句不加default会产生不必要的latch，浪费资源，有时候还会产生错误的时序。然后我写了点简单的程序测试一下，加不加default到底会对电路产生怎样的影响。时序电路不加default input clk; input [2:0] sel; output [3:0] out; reg [3:0] out; always@(posedge clk) begin case(sel) 3'b000: out &
2020-06-13 18:04:22
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原创 组合逻辑电路中的语法
组合逻辑电路中的语法1、 Verilog语句都是在module–endmodule模块中的module test_module( input wire [3:0] in, //不写wire或者reg默认为wire output wire [3:0] out); .......endmodule2、端口关键字有：input， output， inout ；除了Test Bench代码外，都需要定义端口3、连续赋值语句`timescale 10ns/1ns //基本时间单元/
2020-05-12 18:58:40
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原创 Qt5中 Lambda 表达式的使用
在Qt中信号的槽函数可以使用Lamba表达式来代替，作为槽函数的替代函数。Lambda是C++11添加的内容，在Qt5中使用需要在项目文件中添加CONFIG += c++11Lambda的基本类型为： 【】( ) { }与普通函数void change() { }相比，只有括号和大括号相同，作用也是相同的，即：括号（）用来传递参数，大括号{}内为函数体方括号【】用来传递局部变...
2019-04-12 15:14:23
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原创 Qt5 第二课 设计第一个例子（包含设计父类）
#include<QApplication>#include <QWidget> //控件窗口基类#include <QPushButton>int main(int argc, char **argv){ QApplication app(argc, argv); QWidget w; w.setWindow...
2019-04-11 20:21:25
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原创 Qt5 第一课 创建第一个项目中main()函数中初始语句的意思
<笔记> Qt5第一课<创建第一个项目中main()函数中初始语句的意思>1、 #include "mywidget.h" //头文件和类名一样 #include <QApplication> int main(int argc, char *argv[]) { //有且只有一个应用类的对象 QApplic...
2019-04-11 20:11:56
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FPGA实现多功能数字钟（Verilog）.rar
2020-06-15
空空如也
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