Verilog中避免生成latch的方法

1、latch为电平触发的信号，控制信号为高时，相当于通路，为低时，保持输出不变。由于latch在使能信号有效时相当于通路，此时，若电路中存在毛刺（glach），则这个毛刺会经过latch传给下一级。而dff触发器，由时钟控制为边沿触发，则有可能将毛刺去除。
2、防止出现latch的方法：使用完整的if-else语句；case语句中在每个条件下对在case语句中出现的被赋值的变量赋值（此时可以在进入case语句前对所有变量进行赋初值操作）；使用default语句

always@(sel) begin
    {int2, int1, int0} = 3'b0;  //对变量进行初始化赋值，防止有变量没有赋值，生成latch
    casez(sel) //synopsys parallel_case 
        3'b1??: int2 = 1'b1;
        3'b?1?: int1 = 1'b1;
        3'b??1: int0 = 1'b1;
    endcase
end

3、当判断变量在实际情况下不能全部覆盖，如红绿灯只有红、黄、绿三种情况，判断条件sel是[1:0]两位变量，此时会出现分支赋值不完全的情况。使用full case的原语告诉综合区当前case的所有分支都是完备的，case(sel) // synopsys full_case