左移寄存器vhdl_移位寄存器的VHDL设计

系部

计算机与信息工程系

班级

学号

姓名

课程名称

PLD

原理与应用

实验日期

2012.10.31

实验名称

实验三

移位寄存器的

VHDL

设计

成绩

实验目的：

1

、建立一个移位模式可控的

8

位移位寄存器。

2

、练习建立工程、文件、实体、结构体的建立，编译、修改、仿真。

实验条件：

装有

QUARTUS

Ⅱ软件的电脑

实验内容与步骤：

一、实验内容：

建立一个移位模式可控的

8

位移位寄存器，

是用

CASE

语句设计的并行输入输出

移位寄存器。利用进程的顺序语句构成了时序电路，同时又利用了信号赋值的并行

特点实现了移位。

二、实验步骤：

一个移位模式可控的

8

位移位寄存器的编译与仿真：

1

：建立工作苦文件夹和编译设计文件。

(

1

)

新建一个文件夹。首先利用

Windows

资源管理器，在

EDA

默认的工作库

(

work

)中新建一个文件夹命名

shift

。

(

2

)

输入源程序。

打开

QUARTUS

Ⅱ，

选择

File-New

命令。

在新建窗口中的

Design

File

栏选择编译文件的语言类型即

VHDL

File

选项。然后再

VHDL

文本编译

窗口输入移位寄存器的程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SHIFT IS

PORT(CLK,CO:IN STD_LOGIC;

MD:IN STD_LOGIC_VECTOR(2 DOWNTO 0);

D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

CN:OUT STD_LOGIC);

END ENTITY;

ARCHITECTURE BEHA

V OF SHIFT IS

SIGNAL REG:STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL

CY:STD_LOGIC;