Verilog HDL设计实现m序列+选择器

• 设计m序列发生器，其特征方程为，输出数字序列信号m_sequence码速率为10Mbps；设计串行转并行电路，每4位m序列并行输出，先输入的串行数据位于并行输出数据的高位。设计测试程序，进行功能仿真，将Verilog代码和仿真波形图整理入实验报告。

代码:

功能代码：

module shiyan51(reset,clock,clock_1,A_reg,m_sequence,m_seq_paral_out);

input clock;

input reset;

output A_reg;

output m_sequence;

output m_seq_paral_out;

output  clock_1;

wire clock;

reg clock_1;

wire reset;

reg [3:0] A_reg;

reg m_sequence;

reg [3:0] m_seq_paral_out;

reg [1:0] cnt_2;

//clock四分频

always @(posedge clock or pos