push进去和pop出来的不是一个值_如何设计一个同步FIFO（一）

今天咱们开始聊聊FIFO的设计。FIFO是一个数字电路中常见的模块，主要作用是数据产生端和接受端在短期内速率不匹配时作为数据缓存。FIFO是指First In, First Out，即先进先出，跟大家排队一样。越早排队的人排在越前面，轮到他的次序也越早，所以FIFO有些时候也被称为队列queue。

这一篇我们先介绍利用Flip flop来作为FIFO存储单元的设计方法，这也是同步FIFO中最为简单的内容，内容比较基础。之后老李会带大家了解基于SRAM的FIFO设计。 而且我们这里只讲同步FIFO， 即写入端和读出端是属于同一个时钟域。如果写入和读出是不同的时钟域，那么就是异步FIFO。关于异步FIFO之前老李在CDC系列里有讲过，大家有兴趣可以直接在公众号底部点击CDC可以了解。

我们先来看一个FIFO模块需要那几个基本的输入输出。

其中写入端写入操作为push，要写入的data为D，当push为高时，数据D被写入FIFO。对于写入端，只需要在乎FIFO是不是满：如果FIFO已经满了，是不允许再写入的。对于读出端，数据读出为pop，Q为读出的数据。在读出端，只需要在乎FIFO是不是空：如果为空，则不能进行pop操作。

对于读出端来说，这里有一点需要明确：当FIFO里面有数据的时候，Q应该输出当前FIFO最前面(最早进入)的那个数据，而不是需要pop才能输出。也就是说，假设FIFO为空，这个时候我们写入一个数据D1，那么在下一个周期，Q应该立刻变为D1，同时empty为0。当只有读第二次写入的数据的时候，我们才需要pop第一次，Q才会指向D2。 这样的行为和一个D触发器非常类似，所以上面我们才将输入数据表示为D，输出数据表示为Q，便于和D触发器类比起来。为什么强调这一点，因为在后面利用SRAM来实现FIFO的时候如果要实现这一点是需要技巧的，我们后面会看到。(老李也见过要想读出第一个数必须要先pop一次的FIFO设计，这种设计就不是很高效，要多花一个周期来才能读出第一个数)。

另外FIFO还有一个特性，即