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RSS订阅原创 AXI总线协议---关键信号波形图分析
写过程协议图读过程协议图读协议执行顺序图写协议顺序图单箭头表示两个信号谁先有效无所谓，双箭头表示必须要等到前一个信号有效才能将后面的信号有效如何体现协议图中的通道理解声明：以上图均采用AMBA总线文档图写过程关键信号主机写地址—M_AXI_AWVALID (output)和M_AXI_AWREADY (input)同时有效紧接着写数据—M_AXI_WVALID (output)和M_AXI_WREADY (input)同时有效具体传输多少取决于突发长度AWBURS
2023-12-25 20:21:10
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原创 跨时钟域CDC电路设计
同步时钟—能够明确定义多个时钟间如下关系的时钟源—站在EDA工具的角度时钟频率时钟高电平/低电平的持续时间各个时钟的相位（第一个上升沿的方向和时间）时钟的输入latency异步时钟不能明确定义多个时钟间以上关系的时钟源。
2023-04-01 00:16:30
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原创 跨时钟域经典器件之FIFO
wclk=100MHZ，在cycle 0-95做运算，96-99cycle连续输入4个数据，以后循环。rclk=25MHZ，只要FIFO不空，就可以从FIFO读取数据。问不看到fifo full=1则fifo的深度最小需要多少（假设wptr_gray/rptr_gray用两DFF同步，empty/full是组合逻辑输出）因为存在两级跨时钟域，因此，需要先通过两个rclk进行格雷码同步wclk指针，然后再进行数据读取，如上图所示，其实一个Wclk中只能读取2个数据。同步FIFO的深度计算。
2023-03-31 09:21:55
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原创 ZYNQ中的GPIO与AXI GPIO
AXI GPIO的设计也是为了方便PS和PL之间的通信，AXI GPIO既有AXI接口，方便PL连接到PS，也有GPIO可以直接对PL资源上的外设进行控制，最终达到PL和PS之间的相互关系。AXI Interconnect就是可以将AXI的主端口和从端口进行互联，控制AXI数据之间的交互。AXI GPIO还可以与PS部分的GIC进行互连接，实现对PS资源的中断控制。AXI GPIO其实没有具体的硬件电路—通过PL端实现。AXI的设计方便了PS和PL之间的通。GPIO和AXI GPIO的区别。
2023-03-27 09:10:43
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原创 ZYNQ中的AXI DMA
DMA—直接内存访问—从外设到内存或者从内存到外设，不干涉CPU硬核DMA和DMA软核如何选择硬核—内存到内存、内存到PL（通过GP传输速率低）、内存到IO外设软核—从PL部分将大量数据进行搬运到内存（连接到HP速率更高）传输对象—提供从内存memory到AXI4-Stream外设的高带宽的数据搬移，其可选的S/G功能可以将CPU从数据搬运任务中解放出来AXI DMA接口分析AXI4-Lite接口对寄存器做一些配置和获取状态MM2S，就是存储器映射到AXI4-Stream。
2023-03-27 09:09:57
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原创 基于Jetson Tx2 Nx、树莓派等ARM64架构的Ptorch及torchvision的安装
基于Jetson Tx2 Nx的Qt、树莓派等ARM64架构的Ptorch及torchvision的安装。
2023-03-03 16:04:06
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原创 基于Jetson Tx2 Nx的Qt、Pyside2配置全流程（树莓派，ARM64同理可用）
基于Jetson Tx2 Nx的Qt、Pyside2配置全流程（树莓派，ARM64同理可用）
2023-02-25 10:10:29
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空空如也
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