verilog找不到模块_【赛题解析】赛题四--芯华章：时序模块驱动冲突的检查

详细题目：

通知公告_集成电路EDA设计精英挑战赛​eda.icisc.cn

命题单位:芯华章科技股份有限公司

“芯华章” 寓意开启芯片产业的华丽篇章，由一支心怀抱负的EDA（电子设计自动化）精英创始团队于2020年3月创立，致力于提供自主研发EDA智能软件和系统的研发、销售和技术服务。

芯华章汇聚了核心技术研发、运营和营销人才，配置完整，核心骨干悉数来自国际领先EDA厂商，从业经验均在20年以上，兼具国际视野和强大的本地市场运营能力，拥有前瞻的技术理念和深厚的技术积累，其技术理念和研发能力受到了国家顶级集成电路学科专家和院士的广泛认可。

芯华章将肩负重任，首先打造决定芯片设计成败的验证软件和系统，从底层架构创新出发，融合AI、云计算等最新技术，研发出自主研发、安全可靠的验证软件和系统，突破现今验证技术在验证效率、工具扩展性、设计可适配性、低功耗、功能安全等多项挑战。全面支持中国集成电路、5G、人工智能、云服务和超级计算等多领域高科技发展，加速创新，为合作伙伴提供自主研发、安全可靠的解决方案与服务。

赛题背景

这道赛题是让学生了解一下EDA验证软件，尤其是Verilog仿真软件的理念和挑战。

芯片设计一般都是用Verilog写的，Verilog是一种硬件描述语言 （HDL）。设计者用Verilog写好design