【System Verilog and UVM基础入门18】driver and sequencer handshake

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分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： 前端
于 2022-03-14 11:50:01 首次发布
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本文链接：https://blog.csdn.net/TommiWei/article/details/123474346
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How does a sequencer communicate with the driver ?  
 

The driver class contains a TLM port calleduvm_seg_item_pull_portwhich is connected to auvm_seq_item_pull_exportin the sequencer in the connect phase of a UVM agent. The driver can use TLM functions toget the next item from the sequencer when required. 

How is a driver connected to a sequencer ?  

The port in uvm_driveris connected to the export in(uvm_sequencer in the connectphase of the UVM componentin which both the driver and sequencer are instantiated. Typically, a driver and sequencer are instantiated in a uvm_agent . 

The conn

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