damonzhao版主回答：
calibre -lvs 是flat
calibre -lvs -hier 是hier
DRC同上
hier的检查方式不同于flat的，可以帮助检查子单元的问题，有助于debug没有谁比谁更严格的比较，只是对比的方式不同。都可以作为signoff标准。
hier的方式是阶层化，以cell为单位进行对比验证；flat的方式是平层化验证；从两者的lvs
report也能看出差异，另外，hier的速度要快些，对于大的设计debug的时候更容易，可以把已经通过lvs的模块box掉，降低debug分析难度。hier需要自己对当前所设计版图的层次结构了解清楚，更好发挥作用。
另外，lvs debug时可以两种模式交替使用，也有利于分析判断。
以上只是个人看法，仅供参考=======================================Q:如果hire
-lvs 过了， flat -lvs 没过， 会不会有什么问题？？icfbicfb版主回答：
不用看， 只看hier
lvs就行，
ICV是calibre对layout的理解格式，
不好完全map到source netlist吧，
层次不一定一样的=====================================================
calibre中LVS-Hier中
HCELL问题：我的版图因不明的原因出现了不希望的层次信息，也就是说，本来TOP_LEVEL下应该只有标准单元组成，但是现在出现了几个名为ICV_1,icv_2的层次。尽管如此，FLAT
LVS可以通过(design match)。
我想对这样的版图进行GATE-LEVEL的LVS以便进行PEX(LPE)导出SPEF给PRIMETIME做后仿。于是我进行HCELL的编辑，但是问题出现了，top-level下的所有标准门都可以被HCELL
LIST准确定义，ICV_1,ICV_2等拥有一级层次的标准门不被HCELL
LIST所作用，导致source网表中的GATE数目与LAYOUT网表中的GATE数目不同(同时LAYOUT网表还有很多MOSFET没有被认为是GATE
CELL)，于是LVS-hier失败。 这些ICV的层次是LAYOUT经过Calibre转换之后形成的layout
netlist,不是source netlist.
各位同仁，有什么办法可以使得Calibre hcell
list对所有层次下的同样的标准门都可以认到吗？是有什么选项或者是开关吗？ 补充一下，是不是 calibre -lvs -hier
-hcell hcells -full 可以完成这样的操作？(我使用的是LVS_XRC一起的rules)。
谢谢大家
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calibre flat lvs是有bug的，
calibre自己也承认的
最好做hier lvs， hcell 一般是cell，macro这种，
也可以到layout里面
icv是calibre extract出来的layout部分
，一般不好对应于circuit中的啥，也就是一般看不出来，
calibre -hier
lvs一个是比较正确，还有也比较快 ， flat
我都很多年没run了，
如果你hier lvs过不了，最好别run flat
lvs，
-hier 有两种，一种是-automatch
，一种是-hcell， automatch是calibre自己猜哪些是对应的hcell，
有时候是对的，有时候是错的
-hcell自己给最好，一般是std cell, macro , pad
也就是pr的cell master type ,
layout里面的ICV 只是calibre的认知，
不一定要对应于source里面的某个部分，
=========================================================================================black
box的用意是只关心端口连接信息，不关心其内部具体连接信息
LVS实际上就是检查电路网表连接情况和版图王彪连接情况，所以要是做hier的LVS
BOX的话，就要把对应的单元都包含进去，也就是电路网表中要有.SUBCKT
XXX部分的定义，版图中要有XXX模块，当然名称也可以不一样，采用LAYOUT BOX 和SOURCE
BOX分别定义，如果名称一致就定义LVS BOX XXX
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