verilog加法器_【HDL系列】Brent-Kung树形加法器原理与设计

【HDL系列】Brent-Kung树形加法器原理与设计

在超前进位加法器中，其进位可以并行计算出，打破了进位链传播中当前的进位依赖于前一级的进位的关系，使得第n位进位只与输入有关。

但是，对于大位宽加法器，其每一个进位生成的逻辑面积耗费大，芯片造价成本上升，在前几期中已有介绍。很多研究者致力于在时间延迟与逻辑门数之间寻找平衡点，却极少数关注如何使用简洁与规则的方式最小化芯片面积和设计成本。本文将介绍的Brent-Kung加法器，由Richard P.Brent和H.T.Kung教授于上世纪80年代提出，Brent-Kung加法器是一种树形加法器，采用了树形结构，达到了N比特加法器延迟正比于log N, 面积正比于N的效果。本文介绍并行加法器基本方法，Brent-Kung加法器基本原理与Verilog设计。

一、并行加法器基本方法

对于N比特的A和B两数，结果为N比特S和1比特进位Cout，超前进位加法器的进位链与和公式的计算公式如下（为了统一，此处序号从1开始到N）：

其中：

如对于C4的生成，其算式如下：

每个进位的生成依赖于G和P，对于每一位进位，如何做到更加节省逻辑面积与减少计算时间呢？正是利