IC跳跳鱼-CSDN博客

原创＜Verilog实现状态机＞FSM(finite state machine)的简化型独热式(Simplified one hot)设计

一、FSM的独热结构改进设计在数字电路设计中，我们经常需要设计不同的状态机。很多现有的书中介绍了一些常用的状态机结构，并且介绍了一些这些状态机的优缺点。比如一段式，适用于简单的状态机，优点是写在一起代码量少，缺点包括不限于可读性差、适用范围小等。。。两段式将一段式的代码进行了拆分，分为状态的跳变和每个状态的信号变化两个部分。优点在于相对于一段式，进一步优化了可读性和设计的灵活性，代码的复用性也得到了一些提高。三段式就是书中介绍的最优结构状态机。三段式用一个时序逻辑描述状态的跳变。另一个时序逻辑描

2021-07-18 14:38:23 756

原创＜Verilog实现除法器＞恢复余数除法器之单时钟周期改进版

一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。Verilog实现恢复余数(restoring)除法器Verilog实现恢复余数(restoring)除法器之单时钟周期改进版Verilog实现不恢复余数(non-restoring)除法器Verilog实现牛顿迭代法除法器目前：verilog实现不恢复余数(non-restoring)除法器之单时钟周期改进版二，恢复余数(restoring)除法器单时钟周期改进版实

2021-05-26 21:40:19 899

原创＜Verilog实现数字分频器＞小数分频器

一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。下面我们用verilog实现一个偶数分频器进一步结合奇数分频器

2021-05-22 00:04:07 2077

原创＜Verilog实现数字分频器＞整数分频器

一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。进一步结合www.csdn.net/)

2021-05-22 00:02:21 741

原创＜Verilog实现数字分频器＞偶数分频器

一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。下面我们用verilog实现一个偶数分频器进一步结合奇数分频器组合为整数分频器再一步升级为小数分频器...

2021-05-22 00:02:02 1682 3

原创＜Verilog实现除法器＞ Verilog实现牛顿-拉夫逊(Newton-Raphson)除法器

阿斯顿阿斯顿啊啊是打发士大夫

2021-05-20 23:17:56 3024 6

原创＜Verilog实现除法器＞ Verilog实现不恢复余数(non-restoring)除法器

一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。目前：Verilog实现不恢复余数(non-restoring)除法器下一篇：Verilog实现牛顿迭代法除法器写此类博文的动机：没别的意思，网上互相抄的东西太多了，结果连个能用的代码都没有，不能忍，所以我写个放这里。二，除法器实现...

2021-05-20 23:12:56 2002 1

原创＜Verilog实现除法器＞不恢复余数除法器之单时钟版

阿斯顿阿斯顿

2021-05-20 23:12:28 1008

原创＜Verilog实现除法器＞ Verilog实现恢复余数(restoring)除法器

一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。目前：Verilog实现恢复余数(restoring)除法器下一篇：Verilog实现不恢复余数(non-restoring)除法器写这些博文的动机：没别的意思，网上互相抄的东西太多了，结果连个能用的代码都没有，不能忍，所以自己写的。二，除法器实现...

2021-05-20 00:34:46 2171 4

原创＜Verilog实现加法器＞补充----加法的进位分析及进位完成检测加法器

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。通过前面几篇文章我们实现了一些主流加法器结构，下面我们对加法器本身进行一些定量分析并进一步丰富其功能，从而实现计算单元。上一篇：brent-kung加法器设计目前：从加法器到计算单元...

2021-05-18 23:35:29 968

原创＜Verilog实现加法器＞从加法器到计算单元

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。通过前面几篇文章我们实现了一些主流加法器结构，下面我们对加法器本身进行一些定量分析并进一步丰富其功能，从而实现计算单元。上一篇：brent-kung加法器设计目前：从加法器到计算单元...

2021-05-18 00:39:54 663

原创＜Verilog实现加法器＞brent-kung加法器设计——超前进位加法器改进

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：brent-kung加法器设计目前：koggle-stone加法器设计下一篇：ladner-Fisher加法器设计...

2021-04-30 08:42:39 1816

原创＜Verilog实现加法器＞koggle-stone加法器设计——超前进位加法器改进

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：8位进位选择加法器设计目前：brent-kung加法器设计下一篇：koggle-stone加法器设计...

2021-04-29 23:50:40 2003

原创＜Verilog实现加法器＞进位选择加法器设计———持续更新版

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：4位超前进位加法器设计目前：16位进位选择加法器设计下一篇：16位进位选择加法器...

2021-04-29 21:26:27 3451

原创＜Verilog实现加法器＞四位超前进位加法器设计———持续更新版

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：4位行波加法器设计目前：四位超前进位加法器设计下一篇：暂无...

2021-04-29 06:25:09 4202

原创＜Verilog实现加法器＞4位行波加法器设计———持续更新版

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇半加器和全加器.目前：四位行波加法器设计下一篇四位超前进位加法器设计————————————————版权声明：本文为CSDN博主「IC跳跳鱼」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://bl

2021-04-29 06:21:53 2315

原创＜Verilog实现加法器＞半加器和全加器———持续更新版

一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：第一篇，数字电路基础知识。link.目前：第二篇，半加器和全加器。...

2021-04-28 23:41:58 4267

原创＜Verilog实现加法器＞加法器相关基础知识——持续更新版

一，加法器介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：目前：第一篇，数字电路基础知识。第二篇，半加器和全加器。二，二进制和半加器数字电路使用二进制作为基础，一切的运算都基于二进制。带符号的二进制数字运算一般使用补码。补码的运算与于无符号数相同，因此我们在设计加法器、减法器、乘法器和除法器的时候都可以不考虑符号，在输入数

2021-04-28 23:39:52 1001

原创 Verilog中function函数及用法

verilog作为一种比较底层的语言，留给我们玩花活的空间本身并不多，但是不多不代表没有。作为一个技术性工程狮，不玩花活天理难容，就算语言底层，我们也要努力花起来，妖娆！function就是一个非常不错的花活道具，虽然在应用中不如task，但是作为唯二的花活道具，我们还是非常有必要掌握的。下面我们象征性来一段代码：function automatic unsigned[7:0] reverse (input [7:0] data);integer i;beginfor (i = 0; i &lt

2021-03-25 20:15:40 3265

原创＜数字小IP设计＞六、Verilog实现CRC校验算法，CRC32/16/12/8 verilog实现

一，CRC介绍CRC（Cycle Redundancy Check），是一种核对数据正确性的高效的验证手段。其特点是检错能力强，开销小，易于用编码器及检测电路实现。从其检错能力来看，它所不能发现的错误的几率仅为0.0047%以下。从性能上和开销上考虑，均远远优于奇偶校验及算术和校验等方式。因此广泛应用于数据存储和数据传输领域。...

2021-03-25 00:05:10 3209 2

原创＜对职业的思考＞ 2020年终总结，自我提升永不止步

2020结束了，诚实的说，这半年我是努力的。总结加班不少，每天早上8：40踏进公司，晚上10点从公司跑路。风雨无阻：不管是刮风还是下雨都不能改变我的作息。周末加班：每周加班额外加班一天，这也导致我过年连着请了半个月调休假。林林总总算下来，我这半年的工作时间快比得上别人一年了。工作方面，我进步很大：从学校里的啥都不会，到现在逐渐能解决一些问题，参与项目完整的做一个模块，参与大项目的验证，写着task，还做了人生第一个test_pattern。完整的参与一个项目很重要，现在已经可以自豪的宣称自己是业内人士

2021-02-17 10:46:49 373 5

原创 Verilog中dump函数、具体用法及应用场景

前两天在工作中需要用到verilog的dump函数，一番百度之后发现网上只有一种内容，但是很多人都在传播那一份博文，谁是原创也说不清楚，原博文内容也写的模模糊糊，仅仅具有极有限的参考价值。下面我来结合实际应用，具体介绍一下工作中的常用dump函数及应用场景Verilog提供一系列系统任务用于记录信号值变化，常见的格式有vcd,fsdb等。.fsdb文件常用于verdi等软件，可以用来做仿真后查看波形。.vcd文件可以用于板级验证及芯片的验证。$dumpfile(NUM，"file.fsdb");

2021-02-16 21:30:23 4260

原创＜数字小IP设计＞五、高频时钟域脉冲信号同步至低频时钟域

在实际设计中，我们经常会碰到一些很特殊的应用场景：比如高频的总线中传输的控制信号，要在低频的电路中使用。如果高频信号是一个保持相当长时间的信号，我们只要进行简单的2FF同步即可，但是如果高频的信号是一个周期的短时间信号，那么在低频时钟域的电路看来，高频信号本身与一个不定时产生的毛刺会产生相同性质的问题：包括采样误判，信号误读，完全没有反应等。所以我们需要以一个电路来解决这样的问题，这个小模块可以为类似的电路提供通用的解决方案，同时在此基础上我们可以尽量的压缩其面积和逻辑，让他达到最小面积解决问题的程度，添

2021-01-25 22:45:20 1733

原创＜数字小IP设计＞四，task的使用。

Verilog中的task块的使用非常值得仔细思考。task可以加入时序控制逻辑，可以没有输入也可以没有输出，甚至可以没有输入输出。task的使用也非常灵活，可以连续调用，也可以互相调用。在task 后加上[automatic]后可以并行调用，系统可以自动生成相应的变量，非常方便。之前在GPIO模块中我们使用了reg_bus作为系统与模块通讯的桥梁。在对GPIO进行测试的时候，我们需要模仿系统与模块的通讯行为，但是GPIO模块挂载的附加功能越多，我们需要进行的访问动作也越多。这种需要重复进行且大部分动作

2020-11-04 20:55:30 404

IC跳跳鱼的博客