zynq配置成jtag模式_Zynq-7000 MiZ701 SOC硬件使用手册

一、整体概述

此板卡是由南京米联电子设计团队设计的一款高性能SOC开发板。采用了美国XILINX公司开发的XC7Z020CLG484作为CPU，硬件设计方案参考了安富利公司的Zedboard，最大程度实现了软件和硬件的兼。同时本开发板的特色是采用了MiCore+Functional Board 的设计思路。核心板处理器和功能模块的分离，是学习、科研、项目开发、DEMO方案首选硬件。

二、应用领域及人群

n 机器视觉、机器人；

n 伺服系统、运动控制；

n 视频采集、视频输出、消费电子；

n MiniPC 运行于LIUNX；

n SOC感兴趣的爱好者；

n 电子信息工程、自动化、通信工程等电子类相关专业的大专生、本科生及其研究生入门学习；

n 项目研发前期验

· Xilinx® XC7Z010/7010-1CLG400  Zynq-7000 AP SoC

o Primary configuration = QSPI Flash

o Auxiliary configuration options

§ Cascaded JTAG

§ TF Card

· 内存

o 1024 MB DDR3 (128M x 32)

o 128Mb QSPI Flash

·接口

o USB-JTAG Programming

§ Accesses PL JTAG

§ PS JTAG pins connected through PS Pmod

o 10/100/1G Ethernet

o USB OTG 2.0

o TF Card

o USB 2.0 FS USB-UART bridge

o 36GPIO(PL)

o PMOM(PL)X2

o PMOM(PS)X1

o Two Reset Buttons (1 PS, 1 PL)

o Four Buttons (2 PL 2S)

o Nine User LEDs (1 PS, 4 PL)

o DONE LED (PL)

· 板载晶振

o 50 MHz (PS)

· 显示/音频

o HDMI In/out(PL)

o Audio Line-in, Line-out, microphone

· 电源

o On/Off Switch

o 5V @ 5A AC/DC regulator

MiZ701硬件资源

BANK资源分配

4.1 全编程SOC(All Programmable SoC)

MiZ701核心板搭载了一颗XILINX 可全编程SOC芯片-Zynq XC7Z010-1CLG400/ XC7Z020-1CLG400。

Zynq XC7Z010-1CLG400/ XC7Z020-1CLG400集成了ARM A9双核的CPU 和28K/85K可编程逻辑单元，实现了硬件编程和软件编程同时具备的超级功能。

4.2 内存(Memory)

Zynq的PS内存接口，包括了一个动态内存控制器(DDR控制器)接口和静态内存接口。

MiZ701核心板搭载了2片镁光(Micron)的MT41K256M16RE-125 M DDR3内存。单 片内存的大小是512MB 数据接口是16bit。两片内存一起组了32bit的数据接口，内存大小 1024MB.MiZ701开发板采用了高速布线，DDR3内存接口频率速度达到533MHZ(1066MHZ)。

MiZ701的DDR3采用了1.5V电压标准，并且具备终端补偿电阻。PCB布线的 时候终端补偿电阻尽量靠近了DDR3内存，确保了最高速度可以达到 533MHZ(1066MHZ)

表4-2-1 MiZ701 DDR3引脚分配Signal Name Description Zynq pin DDR3 pin

DDR_CK_P Differential clock output L2 J7

DDR_CK_N Differential clock output M2 K7

DDR_CKE Clock enable N3 K9

DDR_CS_B Chip select N1 L2

DDR_RAS_B RAS row address select P4 J3

DDR_CAS_B RAS column address select P5 K3

DDR_WE_B Write enable M5 L3

DDR_BA[2:0] Bank address PS_DDR_BA[2:0] BA[2:0]

DDR_A[14:0] Address PS_DDR_A[14:0] A[14:0]

DDR_ODT Output dynamic termination N5 K1

DDR_RESET_B Reset B4 T2

DDR_DQ[31:0] I/O Data PS_DDR_[31:0] DDR3_DQ pins

DDR_DM[3:0] Data mask