synopsys的rm流程_IC后端流程(初学必看).pdf

校外IC后端实践报告本教程通过对synopsys公司给的lab进行培训，从verilog代码到版图的整个流程(当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的)，此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。此后端流程大致包括一下内容：逻辑综合(工具DC逻辑综合是干吗的就不用解释了把？

校外 IC 后端实践报告

本教程通过对 synopsys 公司给的 lab 进行培训，从 verilog 代码到版图的整个流程(当然只

是基本流程，因为真正一个大型的设计不是那么简单就完成的) ，此教程的目的就是为了让

大家尽快了解数字 IC 设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实

验的结果， 并不代表内容都是正确的， 只是为了说明大概的流程， 里面一定还有很多未完善

并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。

此后端流程大致包括一下内容：

1. 逻辑综合(工具 DC 逻辑综合是干吗的就不用解释了把？)

2. 设计的形式验证(工具 formality )

形式验证就是功能验证， 主要验证流程中的各个阶段的代码功能是否一致， 包括综合前 RTL

代码和综合后网表的验证，因为如今 IC 设计的规模越来越大，如果对门级网表进行动态仿

真的话，会花费较长的时间(规模大的话甚至要数星期) ，这对于一个对时间要求严格