vfifo控制mig_Xilinx MIG IP核的研究及大容量数据缓冲区的实现

摘要：为了使DDR3 SDRAM更方便、多样地用于工程开发中，本文对XILINX公司DDR3 SDRAM提供的MIG核进行了分析研究，并在此基础上实现了大容量数据缓冲区的逻辑设计。通过对系统中各模块的作用及相互间关系的研究，发现该控制器256位接口对工程开发十分不便，通过创建FIFO控制系统和读写接口FIFO的方式，将接口转换为64位。该方案对控制核重新构建并上板测试，均符合高速数据传输缓存的要求，使DDR3成为一个大容量且可控的高速FIFO。本文引用地址：http://www.eepw.com.cn/article/201607/294696.htm

引言

随着电子行业的飞速发展，人们对于设备处理速度的期望也越来越高。其中，DDR3的出现给整个行业带来了不可限量的跨越，这使得我们在工程中对DDR3更加青睐。DDR3(double-data-rate three synchronous dynamic random access memory)是应用在计算机及电子产品领域的一种高带宽并行数据存储设备，广泛应用于工程设计中。

Xilinx公司为DDR3提供了IP核和方便友好的用户接口，推进了DDR3在FPGA中的使用进程。尤其对于高速数据的传输和处理，FPGA内FIFO远不能满足性能上的要求。这就使得将DDR3设计成大容量数据缓冲区成为工程中的必要需求。然而由于需求的不同，对核接口的要求也会随之改变。Xilinx官方核的接口是256位，但实际需求中64位的居多，本文将从逻辑上对该核进行重建。

1 MIG核的分析及重构

1.1 MIG核的结构

DDR3 SDRAM控制器的主要功能是实现对DDR3 SDRAM存储器的初始化。此外，DDR3 SDRAM控制器还可以将DDR3 SDRAM接口的上下时钟沿数据转变成单时钟沿用户数据，同时还可以产生周期性的刷新指令，完成对DDR3 SDRAM存储器的动态刷新，从而保证数据的完整性。DDR3 SDRAM控制器的结构框图如图1所示，其主要包括四个部分，分别是基础模块(infrastructure)、用户界接口模块(user interface)、物理层模块(physical layer)和存储器控制模块(memory controller)。

基础模块首先接收通过FPGA全局时钟网络的外部200MHz差分时钟，然后通过混合模式，时钟管理器(MMCM)产生用户接口时钟、控制模块使用的时钟以及DDR3存储器的时钟。除此之外，该模块还生成了一个可以全局复位整个DDR3 SDRAM控制器IP核的复位信号。该模块还包括一个延时控制单元，用来同步校准设计中的延时单元，以减少功耗。

用户接口模块的主要功能是连续地输入或输出数据和控制命令&