vfifo控制mig_一种基于FPGAFIFO模块的DDR3存储器控制的制作方法

本实用新型涉及fpga信号处理系统，尤其是涉及一种基于fpga的ddr3读写操作控制模块。

背景技术：

已知的，与其它存储器相比，ddr3sdram存储器(即ddr3双倍数据速率同步动态随机存取存储器，以下简称ddr3)具有更低功耗的同时，兼有更快的传输速率。在常用的fpga信号处理系统中，由于系统处理的数据量大和处理速度快等特点，因此常和ddr3结合使用。

然而，在使用ddr3的过程中，技术人员常常被它内部繁多的控制信号和复杂的读写控制时序所烦恼，在实现ddr3读写控制上需花费很多精力，导致系统开发效率较低，且读写控制通用性差。

技术实现要素：

有鉴于此，本实用新型提供一种基于fpgafifo模块的ddr3存储器控制模块，以降低对ddr3存储器进行读写操作时的控制复杂度，提高ddr3存储器读写控制的通用性。

为实现上述的目的，本实用新型采用下述的技术方案：

一种基于fpgafifo模块的ddr3存储器控制模块，包括:

一集成模块，与ddr3存储器连接，用于对该ddr3存储器进行数据读写；

一状态控制机，与所述集成模块连接，用于对所述集成模块的读写操作进行控制；

所述集成模块包括读模块、写模块以及ddr3mig核，所述读模块、写模块分别与所述ddr3mig核连接，所述ddr3mig核与所述ddr3存储器连接，其中：

所述读模块包括一写数据fifo缓存器和一写地址fifo缓冲器，分别用来进