vfifo控制mig_对DDR3读写状态机进行设计与优化并对DDR3利用率进行了测试与分析...

最新推荐文章于 2024-07-29 13:38:15 发布

weixin_39682940

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文章标签： vfifo控制mig

本文链接：https://blog.csdn.net/weixin_39682940/article/details/111755797

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文章介绍了基于Xilinx Kintex-7 FPGA的DDR3 SDRAM控制器设计，通过MIG IP核实现连续读写操作，并对状态机进行优化以提高带宽利用率。测试表明，设计能稳定缓存高速数据流，具有高效率和可移植性。

摘要由CSDN通过智能技术生成

摘要：为解决超高速采集系统中的数据缓存问题，文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核进行了DDR3 SDRAM控制器的编写，分析并提出了提高带宽利用率的方法。最终将其进行类FIFO接口的封装，屏蔽掉了DDR3 IP核复杂的用户接口，为DDR3数据流缓存的实现提供便利。系统测试表明，该设计满足大容量数据缓存要求，并具有较强的可移植性。

随着宽带雷达技术的发展，超高速和宽带采样已成为基本要求［１］，超高速采集系统需要相匹配的数据缓存设计，DDR3 SDRAM是当前最常用的高效方案［２－４］。

DDR SDRAM是同步动态随机存储器，其采用双倍速率存取，数据在工作时钟的上升沿和下降沿采样，有效提升了存储速率。DDR SDRAM系列存储设备经历了DDR、DDR2和DDR3几个阶段。DDR3 SDRAM在降低系统功耗的同时提高了系统性能，其利用“FlyBy”和动态片上匹配技术对于信号完整性的改善效果明显［５］。本文基于Xilinx的MIG_v1.91 IP核进行了DDR3 SDRAM控制器的编写，并在Kintex-7 FPGA芯片上完成了功能测试及实现。

1 DDR3连续读写操作的FPGA 实现

设计选用８片Mircon公司型号为 MT42J128M16的芯片作为缓存区。每片芯片的数据位宽为8bit，行地址复用14条地址线，列地址复用10条地址线，共有8个Bank。每片容量为128MB，８片DDR3共同组成位宽为64bit，容量为1GB的缓存区域［