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RSS订阅原创 MYIR zynq fpga 学习过程（5）使用PLL/MMCM实现时钟倍频
文章目录前言时钟IP核的调用前言在FPGA中，会由晶振产生时钟信号，一般是50M，但是这块开发板上面是12M的，这时候就需要利用的PLL/MMCM实现时钟的倍频。在较早期的FPGA中使用的是DCM，其本质上就是DLL（Delay Locked Loop），是数字电路,能实现对输入时钟进行相位移动，补偿，产生倍频和分频，但是后期几乎不怎么使用了。PLL就是锁相环，是由模拟电路生成，时钟倍频，分频，调节相位等也可以用PLL，并且PLL时钟频率精度比DCM高，而且jitter也更高，但PLL无法动态
2021-10-25 13:30:27
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原创 MYIR zynq fpga 学习过程（4）流水灯以及呼吸灯
文章目录前言流水灯创建代码文件编写代码设置IO口约束呼吸灯PWM模块前言从这节开始算是正式接触代码了，像创建工程等重复性操作就不再写上来了。流水灯创建代码文件添加源文件选择create file，并为文件命名，然后finish，OK编写代码确定输入输出module led( input sys_clk , //系统时钟 input sys_rst_n, //系统复位，低电平有效 output [2:0]
2021-10-21 16:17:57
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原创 MYIR zynq fpga 学习过程（3）Simulator仿真软件的使用
文章目录前言功能仿真时序仿真仿真前言功能仿真也称为行为仿真，主要用于验证电路功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，用于验证电路与理想情况是否一致。时序仿真也称为布局布线后仿真，指电路已经映射到特定的工艺环境，综合考虑电路的路径延迟与门延迟，验证电路能否在一定时序条件下满足设计构想的过程，能较好反应芯片实际工作情况。仿真创建激励文件，右键Simulation sources，选择Add sources选择nextcreate file并为文件命名点击fin
2021-10-19 20:56:12
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原创 MYIR zynq fpga 学习过程（2）硬件调试
文章目录通过HDL调试硬件添加ILA核例化（将端口进行连接）硬件调试通过netlist调试信号通过HDL调试硬件添加ILA核点击IP Catalog，查看IP核搜索ILA，并双击ILA根据代码决定要观察的信号，设置探针数量sys_rst_n //系统复位，1位[2:0] led //LED灯，3位[25:0] cnt //计时器，26位[3:0] count //计数器，4位探针数量（Number of Probes）设置为4，再根据每个探针
2021-10-19 17:06:46
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原创 MYIR zynq fpga 学习过程（1）创建并下载比特流文件
开发环境软件：Vivado 2019.2开发板：米尔科技（MYIR）的MYS-7Z010-C系列配套教程 正点原子【第一期】手把手教你学ZYNQ之FPGA开发篇新建工程点击Create Project点击NEXT，然后为工程命名（注：路径不能有中文）NEXT根据自己开发板的型号进行选择（取决于你使用的核心板的芯片，与底板无关系）其中，xc7z010为芯片型号，封装为clg400，速度等级为1。点击NEXT，然后Finish，工程就创建完毕。设计输入约
2021-10-16 17:08:11
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原创 ZYNQ学习记录
文章目录FPGA部分1. List itemHDLBits刷题全记录（一）HDLBits刷题全记录（二）HDLBits刷题全记录（三）HDLBits刷题全记录（四）HDLBits刷题全记录（五）FPGA部分1. List itemHDLBITS刷题记录HDLBits刷题全记录（一）内容从Getting Started到Verilog Language的Adder-subtractorHDLBits刷题全记录（二）内容从Procedures到More Verilog FeaturesH
2021-10-12 21:13:25
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原创 HDLBits刷题全记录（五）
文章目录Finite State MachinesSimple FSM 1_1(asynchronous reset)Simple FSM 1_2(synchronous reset)Simple FSM 2_1(asynchronous reset)Simple FSM 2_2(synchronous reset)Simple state transitions 3Simple one-hot state transitions 3Simple FSM 3_1(asynchronous reset)Sim
2021-10-12 20:50:46
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原创 HDLBits刷题全记录（四）
文章目录Sequential LogicLatches and Flip-FlopsD flip-flopD flip-flopsDFF with resetDFF with reset valueDFF with asynchronous resetDFF with byte enableD LatchDFF_1DFF_2DFF+gateMUX and DFF_1MUX and DFF_2DFFs and gatesCreate circuit from truth tableDetect am edge
2021-10-12 20:40:11
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原创 HDLBits刷题全记录（三）
文章目录3.CircuitsCombinational LogicBasic GatesWireGNDNORAnother gateTwo gatesMore logic gates7420 chipTruth tablesTwo-bit equalitySimple circuit ASimple circuit BCombine circuits A and BRing or vibrateThermostat3-bit population countGates and vectorsEven lon
2021-10-12 20:34:52
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原创 HDLBits刷题全记录（二）
文章目录ProceduresAlways blocks(combinaitonal)Always blocks(clocked)If statementIf statement latchesCase statementPriority encoderPriority encoder with casezAvoiding latchesMore Verilog FeaturesConditional ternary operatorReduction operatorsReduction : Even wi
2021-10-12 20:25:43
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原创 HDLBits刷题全记录（一）
HDLBits刷题记录 HDLBits是一个在线编程网站，可以直接在网站上编辑verilog代码，并进行综合仿真，查看波形图等，非常适合入门学习。—— HDLBits的官网 注：可以配合B站的入门视频进行学习—— Verilog硬件描述语言 西安电子科技大学 蔡觉平等主讲文章目录HDLBits刷题记录1. Getting StartedGetting StartedOutput Zero2. Verilog LanguageBasicsSimple wireFour wireInverterA
2021-10-12 20:20:51
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