讯为开发板pcie接口驱动_10G以太网接口的FPGA实现，你需要的都在这里

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随着FPGA在数据中心加速和Smart NIC在SDN和NFV领域的广泛应用，基于以太网接口的FPGA开发板越来越受到关注。而更高速率的以太网接口技术则是应用的关键，本文将详细介绍基于FPGA的10G以太网接口的原理及调试技术。

10G以太网接口简介

1、10G以太网结构

10G以太网接口分为10G PHY和10G MAC两部分。如下图所示。

本设计中使用了Xilinx公司提供的10GEthernet PCS/PMA IP核充当连接10GMAC的PHY芯片，然后将该IP核约束到光模块上构建完整的物理层。需要说明的是本设计主要是完成以太网二层逻辑设计，不涉及PHY层的逻辑设计，如：bit同步、字节同步、字同步、64b/66b编解码等。

2、10G以太网接口PHY

10G EthernetPCS/PMA的整体结构如图5.2所示，其核心是基于RocketIO GTH/GTX来实现的。从图中可知，该模块分为PCS层和PMA层，对于发送数据，PCS层主要功能是对数据进行64B/66B编码、扰码、发送变速等功能。同时在测试模式下还提供了一个测试激励源，用于对链路进行检测。PMA层的主要功能是提供并串转换、对串行信号进行驱动并发送等功能。对于接收数据，PMA层的主要功能是将接收到的高速差分信号进行串并转换、bit同步、时钟恢复等功能，PCS层对于从PMA层接收到的数据进行块同步、解扰码、64B/66B解码、弹性缓存等。同时在测试模式下还提供测试激励检测功能，用于检测链路工作状态。

在接口调试过程中，可能用到PMA层的近端环回和远端环回功能。PMA近端回环，用于测试IP核内部自回环；PMA远端回环，用于将接收到的远端10G PHY发送的的数据在PMA层直接回环发送给远端10G PHY，而不经过本地的PCS层。

3、10G以太网接口时钟布局设计

由于10G Ethernet PCS/PMA是Xilinx官方提供的一款IP核，所以我们需要做的工作是结合开发板的实际情况，为该IP核以及其他模块设计合理的时钟电路，使其能够正常工作。本文选用Xilinx VC709开发板作为上板调试的硬件平台，因此我们的时钟布局需要充分考虑此开发板的结构来设计，具体的时钟布局如图5.3所示。

由于VC709开发板连接光模块的Quad并没有直接输入的参考时钟，而是连接到一对SMA接口，因此我们将156.25Mhz晶振产生的时钟经过FPGA内部的IBUFDS、OBUFDS驱动后输出到另一对SMA接口，并通过同轴电缆将两对SMA接口互联，从而使连接光模块的Quad具有输入参考时钟。

对于FPGA内部的时钟布局主要分为以下4部分：

(a)输入的差分参考时钟经过一个参考钟专用缓存(IBUFDS_GTE2)变为单端时钟refclk，然后将refclk分为两路，一路接到QPLL(QuadraturephasePhase Locking Loop)，另一路时钟经过一个BUFG后转变为全局时钟coreclk，继续将coreclk分为两路，一路作为10G MAC核XGMII接口的收发时钟(xgmii_rx_clk和xgmii_tx_clk)，另一路用于驱动10G Ethernet PCS/PMA IP核内部用户侧的逻辑。

(b) 对于QPLL输出的两路时钟qplloutclk和qplloutrefclk，主要是用于IP核内GTH收发器使用的高性能时钟，其中qplloutclk直接用于驱动GTH内发送端的串行信号，其频率为5.15625GHz。qplloutrefclk用于驱动GTH内部部分逻辑模块，频率为156.25MHz。

(c) txoutclk是由10G Ethernet PCS/PMA IP产生的一个322.26MHz的时钟，该时钟经过BUFG