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作者昵称:城外南风起
原文链接:testbench编写流程的简单举例
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顶层结构
将模块device_regs_withfunction作为DUT编写一个简单的testbench。该模块的功能是对一组寄存器进行读写操作。下图为测试平台的顶层结构。任务reg_write产生和寄存器写操作相关的控制信号,任务reg_read产生和寄存器读操作相关的控制信号,reg_read还可以将期望读出的结果与实际读出的数据进行比较。如果二者不匹配,它将给出一条错误消息。
`timescale 1ns/10ps
module testbench_top ();//no inputs or outputs here
reg [3:0] address_tb;
reg [7:OJ wrdata_tb;
reg write_en_tb, read_en_tb;
reg clk_tb, resetb;
wire [7:0] rddata_tb;
//**************************************************************
parameter CLKTB_HALF_PERIOD = 5; //100MHz clock
parameter RST_DEASSERT_DLY = 100;
parameter REG0_OFFSET = 4'b0000,
REGl_OFFSET = 4'b0001,
REG2_OFFSET = 4'b0010,
REG3_OFfSET = 4'b0011;
生成clk_tb
生成resetb
初始化变量
DUT例化
写任务
写任务用于写操作,它驱动相应的地址,写入数据和写使能信号write_en。DUT接收这些信号,执行实际的写操作。我们可以通过写任务来给出需要的写入地址和数据。在后面的testbench中,我们将调用该任务。下面是写任务的例子。
读任务
此任务用于读操作。读任务将读出寄存器的地址和读使能信号read_en传递给DUT。DUT实现实际的读操作,并将对应的数据输出给testbench。读任务将期望的读出数据与实际读出的数据进行比较,并将比较结果显示出来。下面是读任务的例子。
测试实现
现在,我们将使用上面的任务将不同的数据写入寄存器,然后再将寄存器中的数据读取出来。在testbench中.我们写入的是不同的常数,我们还可以产生随机数或者从文本文件中读出数据并写入DUT中,此时可以进行更为全面和细致的仿真验证,举例如下。
仿真结果
data matches: expected_data = a5, actual data = a5
data matches: expected_data = a6, actual data = a6
data matches: expected_data = a7, actual data = a7
data matches: expected_data = a8. actual data = a8
参考文献
[1] (美),Kishore,Mishra著.Verilog高级数字系统设计技术与实例分析[M].电子工业出版社,2018.
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