vcs连接服务器报错not authenticated_VCS - 三步仿真

环境：

• VCS2018.09 - SP2

我们经常用到两步仿真，上来就vcs完事 。 但当两步法用-v或-y选项来编译库时，会重新对库进行analysis ，在某些场景下（库特别大），会耗费大量不必要的时间。所以今天简单介绍下三步仿真中的analysis & elaboration 。

• analysis ：主要是对文件的语法进行检测，然后产生中间文件（库），语法格式模板如下。

Analyzing your VHDL files:

vhdlan [vhdlan_options] file1.vhd file2.vhd

Analyzing your Verilog files:

vlogan [vlogan_options] file1.v file2.v

Analyzing your SystemVerilog files:

vlogan -sverilog [vlogan_options] file1.sv file2.sv

当然我们可以用-f 选项将多个源文件包含进来

此外在Analysis中我们还要在工作目录下生成一个synopsys_sim.setup文件来指示生成的库要放在什么地方。

synopsys_sim.setup 的文件格式如下：