verilog中数组的定义_Verilog中的一些语法和技巧

.

3

、

Reg

型的数据类型默认初始值为

X

。

reg

型数据可以赋正值也可以赋负值，但

是当一个

reg

型数据是一个表达式的操作数的时候，他的值被当做无符号数

及正值。

4

、在数据类型中？和

Z

均表示高阻态。

5

、

Reg

型只表示被定义的信号将用在“

always

”模块内，并不是说

reg

型一定

是寄存器或触发器的输出。虽然

reg

型信号常常是寄存器或触发器的输出但

是并不一定总是这样。

6

、

Verilog

语言中没有多维数组的存在。

Memory

型数据类型是通过扩展

reg

型

数据的弟子和范围来生成的。其格式如下

reg[n-1:0]

存储器名

[m-1:0];

7

、在除法和取余的运算中结果的符号和第一个操作数的符号位是相同的。

8

、不同长度的数据进行运算：两个长度不同的数据进行位运算时，系统会自动

地将两者按有端对齐，位数少的操作数会在相应的高位用

0

填满以便连个操

作数安慰进行操作。

9

、

= = =

与！

= = =

和

= =

与！

= =

的区别：后者称为逻辑等是运算符，其结果是

2

个操作数的值决定的。由于操作书中某些位可能不定值

x

和高阻态

z

结果

可能是不定值

x

。而

= = =

和！

= = =

运算符对操作数的比较时对某些位的高

阻态

z

和不定值

x

也进行比较，两个操作数必须完全一致，其结果才是

1

，

否则是

0.

10

、

非阻塞和阻塞赋值方式：非阻塞赋值方式(如

a<=b

)上面语句所赋得变

量值不能立即被下面语句所用，

(

2

)快结束后才能完成这次赋值操作

3

在编

写克综合的时序逻辑模块时这是最常用的赋值方法。

阻塞赋值(如

a=b

)

赋值语句执行完后，块才结束

2  b

的值在赋值语句完成后立即执行

3

在

时序逻辑使用中，可能产生意想不到的结果。

11

、

模块的描述方式：

(RTL

为寄存器传输级描述

)

“

(

1

)数据流描述方式：数据流行描述主要用来描述组合功能，具体用

“

assign

”连续赋值语句来实现。分为两种

a

、显式连续赋值语句

;