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原创 异步复位,同步释放
代码的灵性在同步释放,首先是rst_sync1没有复位的时候,值为1。其次,此时rst_sync2是一个打两拍操作 ,解决了亚稳态问题。:避免因异步信号直接控制状态机或逻辑单元造成。为低(或高,视具体设计),不论时钟。:虽然复位是异步进入的(立即清零),但。至此,完成了异步复位,同步释放。:电路能在系统上电或发生错误时。
2025-05-20 15:36:25
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原创 轮询仲裁器
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2025-05-16 17:41:56
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原创 跨时钟域(CDC,clock domain crossing)信号处理
原因是:建立时间和保持时间没有保持住。然后在下图的红框里面,产生亚稳态。因为电路反馈机制,最后大概率会恢复到一个正确的值(低电平0或者高电平1)。亚稳态无法消除,只能被减弱。
2025-05-12 22:48:17
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原创 异步FIFO的学习
是一种特殊的二进制编码方式,它的特点是相邻的两个数只有一个二进制位不同。格雷码广泛应用于硬件电路中,例如旋转编码器、数字通信等,因为它可以有效减少由于时钟不稳定导致的错误。形成格雷码之后,打两拍形成读写指针,然后进行比较,就可以得到正确的空满信号了。格雷码只有只有一位是不同的,打两拍就行了,为什么是两拍呢?为什么二进制的变化位数更多,就更容易产生亚稳态呢?
2025-05-12 14:55:41
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原创 CPU中的相关概念
程序想要看到内存空间是自己独占的,每个程序都是。那么就需要mmu,把每个程序的虚拟地址,映射到实际的物理内存地址。至于怎么映射,就看MMU的各种分页分类,是否符合了。
2025-04-02 16:15:47
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原创 安装新系统之后,用root账户ssh登录
下面的教程中,有使用了apt update,但是某种时候,不能update(不会更新内核版本)要加一个设置SSH开机启动。还需要设置root账号。然后再重启ssh服务。
2025-04-01 09:44:19
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原创 cocotb中的插入idle(空闲)和backpressure(背压)讲解
主要是说明了输入的数据,会和背压函数,idle,形成多个测试例。测试例的数量是上述三者的乘积。
2025-03-29 01:28:36
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原创 创建一个服务器启动自动执行的脚本,设置默认路由
因为在启动过程中,环境变量可能尚未完全加载,指定完整路径可以确保命令被正确执行。如果服务状态显示为“active (running)”,则表示配置成功。通过上述步骤,您可以在 Ubuntu 22.04 中使用。要在 Ubuntu 22.04 中使用。由于 Ubuntu 22.04 使用。文件在系统启动时自动添加默认路由。文件在系统启动时自动添加默认路由。替换为实际的网络接口名称,例如。,需要创建一个服务文件来确保。,请按照以下步骤操作:。在网络服务启动后执行。<您的网络接口名称>
2025-03-26 12:56:25
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原创 IBUF和BUFG
都通过IBUF实例进行缓冲。IBUF负责将外部信号转换到FPGA内部标准并驱动内部信号线。这不仅在物理上是必要的一步(没有IBUF就无法直接驱动内部逻辑),而且还允许我们指定引脚的约束(如电平标准等)。时钟偏斜指FPGA内不同触发器接收到同一时钟沿的时间差。如果不使用BUFG,时钟可能走一般的可编程布线,导致不同区域时钟延迟不同,偏斜增大。实例将时钟连接到了全局时钟网络。这样做的直接好处是降低时钟的。
2025-03-08 18:23:02
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原创 wireshark点击快捷无法打开
工作中,使用mobaxterm,突然无法远程打开服务器上面的数据包。然后发现本地的wireshark无法打开。此时发现,在服务器上没有安装wireshark,所以mobaxterm实际上是调用的本地计算机的wireshark打开的服务器上的.pcap数据包。因为本地的坏了,无法打开,导致mobaxterm也无法打开服务器上的数据包。试了能搜到的所有方法,解决方案是,完整的卸载之前的wireshark,卸载时同时卸载对应版本的依赖。然后在官网下载旧版本的wireshark。
2025-03-08 14:23:18
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原创 使用赛灵思(Xilinx Software Debugger)xsdb烧写bit文件
在安装了vivado的情况下,可以使用(Xilinx Software Debugger)xsdb烧录bit文件。输入下面的命令进入Xilinx Software Debugger。
2025-03-06 11:10:19
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原创 SSH图形化界面的时候,root无法登陆
解决方案:Ubuntu 图形化界面登录,报错 sorry,that didn't work.please try again | 血衫非弧の一存
2025-03-05 09:08:32
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原创 关于流水线的理解
像这张图,一开始是在解析axis流形式的数据包,数据包一直都能输入,所以valid一直是拉高的,但是下面的级数有背压传递上来,所以这个axis(stream)水流先堵住一下。还是不太理解,我之前一直以为,对axis总线,每一级的寄存器就像fifo一样,一级一级的分级存储最后一级需要的数据。从一个简单的角度去看:看输出端的吞吐。
2025-03-01 22:52:22
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原创 队头阻塞的最好解释
参考资料维基百科:https://zh.wikipedia.org/wiki/%E9%98%9F%E5%A4%B4%E9%98%BB%E5%A1%9E
2025-02-19 10:49:44
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原创 半导体工艺制程的检测设备
公司的工作, 和 我想做什么 有没有冲突。1、做什么产品 半导体工艺制程的检测设备。2、产品和竞品也就同行的产品,有什么优势。3、或者没有什么优势,但是有什么人脉能卖出去。4、老板是一个什么样的人,领导力是不是足够。
2025-02-16 00:14:25
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原创 linux服务器命令行调用questa sim
然后在终端的环境变量里面添加下面这一行,保证终端能够调用到questa的仿真器。首先,在基于corundum的cocotb平台上,将这一行改成questa。
2025-02-14 15:24:50
305
原创 CPU缓存学习
那么其实有一个可能的问题,就是假如有一个数组,索引分别是0到10000,那我的cache可能只能存到0到5000,发现访存到4000了,主存就把4000到9000的数据做替换到cache。需要访问一个数据的时候,会同时发送需要的数据的内存地址到cache和主存,如果能直接从cache拿到数据,就不等待从主存返回的数据。存储程序正在使用的内存子集。但是,如果程序正在使用的内存多于缓存可容纳的内存,则它可能无法在缓存中找到所需的。如果没有命中,主存的数据也会给cache发一份,以便后续的空间时间局部性访问。
2025-01-14 16:11:13
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原创 vivado时序约束和优化
基础篇:05如何科学设计FPGA:VIVADO中的时序约束和分析以及进阶技巧_哔哩哔哩_bilibili升级篇:05如何科学设计FPGA:VIVADO中的时序约束和分析以及进阶技巧_哔哩哔哩_bilibilicsdn写的很好的文章目录:《时序分析、时序约束和时序收敛》专栏的说明与导航_fpga时序约束与分析目录-CSDN博客第一章:时序分析、时序约束和时序收敛(1)--时序分析、时序约束和时序收敛分别都是什么?-CSDN博客
2025-01-09 20:49:56
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原创 将Vivado路径永久添加到环境变量 ,每次终端开启都执行
如果 Vivado 已安装,但在终端输入vivado -version,找不到命令,可以手动将 Vivado 的安装路径添加到环境变量中。
2025-01-08 15:52:38
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原创 小梅哥Zynq裸机教程学习(emio部分)
视频链接:11_GPIO_EMIO原理与应用_哔哩哔哩_bilibili小梅哥的官网笔记:【zynq裸机编程课程笔记合集】 - ACZ702开发板 - 芯路恒电子技术论坛 - Powered by Discuz!
2025-01-05 20:46:05
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原创 Linux操作系统下,挂ILA
我用夸克网盘分享了「Xilinx_Vivado_SDK_2018.3_1207_2324」,点击链接即可保存。打开「夸克APP」,无需下载在线播放视频,畅享原画5倍速,支持电视投屏。cd到解压了的路径下,linux中,安装vivado不是通过xsetup.exe,而是xsetup这个脚本,如下所示。我的vmware tools无法使用,不能直接拖进虚拟机,所以使用了U盘复制到虚拟机。链接:https://pan.quark.cn/s/992513ce1ffc。发现有问题,不会打开安装界面。
2025-01-04 21:38:33
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空空如也
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