verilog实现汉明权重_（学习Verilog）6. FIR IP核的基础功能使用总结

最新推荐文章于 2024-05-11 01:24:08 发布
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文章标签： verilog实现汉明权重 verilog直接让变量等于一个数 verilog设置24进制计数器

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滤波器是信号处理技术绕不过的内容，而在BSPK的实现框图（见 BPSK的Simulink仿真实现）中，也需要用到滤波器。

m序列的时域波形是一个矩形，矩形在频谱上是所有奇次谐波之和，为了节省带宽资源，这里需要使用FIR滤去谐波，留下基波。

本文会讲到Vivado 中FIR IP核的使用方法，会涉及到MATLAB的部分内容。

因为我们不使用太高级的功能，只使用最基础的功能，滤波。所以，最关键的内容就是coe系数文件的生成，可以使用MATLAB帮助我们生成这个文件。

在MATLAB的命令窗口，输入fdatool(新版MATLAB为filterDesigner)回车，

13819f639d1c0a7b8427ebe8e39cd944.png
滤波器设置界面

这里选择低通FIR，窗函数选常用的几个，这里选择了汉明窗；滤波器阶数选择72，阶数越高滤波效果越好，但资源占用越多；FS/FC(采样率/截止频率)为50&#x

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