基于FPGA的fir滤波器设计verilog实现

FIR滤波器的设计方法

设计框架

设计的滤波器的采样频率为100K，截至频率为20K。
通过一个DDS产生两个正弦波，一个为1K的正弦波幅值较大，另一个为21K的正弦波幅值较小，然后将幅值较小的正弦波叠加到幅值较大的正弦波上。这样就产生含有高次谐波的正弦波，最后就是将该正弦波（其实都已经失真了）送往两个FIR滤波器中进行处理。
FIR8阶滤波器的采样频率为100K，截至频率为20K，通过Matlab软件导出需要的滤波器系数：0.009、0.048、0.164、0.279、0.279、0.164、0.048、0.009。因为该滤波器为线性相位滤波器，并且为偶对称滤波器。 工程设计中采用线性相位结构的滤波器。

Matlab软件导出需要的滤波器系数过程
采用Matlab软件求取滤波器系数时，要先确定好截止频率、采样频率和滤波器系数，还有就是采用哪种窗函数，这里采用Matlab自带的两个函数，分别为：Fir1和Fir2，Fir1为窗函数设计方法，Fir2为任意频率响应的各种加窗FIR滤波器。在该设计中我们采用的是Fir1求取滤波器系数。过程如下：