只能替换有源晶振 时钟发生器_一种同源同步时钟电路的制作方法

本发明属于高速数字电路技术领域，更具体地，涉及一种同源同步时钟电路。

背景技术：

在高速数字电路设计中，模块内时钟电路是处理器正常工作的基础，其时钟的稳定性、一致性直接影响处理器工作、通信接口的数据交互等性能。传统的数字时钟电路主要是以单个处理器时钟要求作为设计依据，主要存在以下缺点：

(1)时钟电路中没有独立的时钟源，模块内多处理器时钟独立，难以满足复杂电路时钟设计要求；

(2)使用的有源晶振或无源晶体数量多，种类多，因器件差异造成难以满足同步要求；并且由于采用了较多的晶体、晶振，增加了复杂电路在PCB布局布线中的难度。

技术实现要素：

针对现有技术的以上缺陷或改进需求，本发明提供了一种同源同步时钟电路，其目的在于在不增加晶体的前提下，提高输出时钟的抗干扰能力，以及输出的多路时钟的同步性。

为实现上述目的，按照本发明的一个方面，提供了一种同源同步时钟电路，包括有源晶振、第一时钟分频器和第一时钟发生器；

其中，有源晶振用于提供时钟源信号；第一时钟分频器用于根据有源晶振输出的时钟源信号生成多路同步的低频时钟信号，上述的低频时钟信号可直接作为处理器的系统时钟使用，也可作为第一时钟发生器的参考时钟；第一时钟发生器用于以上述低频时钟信号中的一路作为参考时钟，生成多路高频时钟信号。

优选的，上述的同源同步时钟电路，还包括第二时钟分频器和第二时钟发生器；

其中，第二时钟发生器用于以第一时钟发生器生成的高频时钟信号中的一路为参考源，输出多路同步的高频时钟信号，该高频时钟信号即可作为处理器高速总线的参考时钟；第二时钟分频器用于对第一时钟发生器输出的高频时钟信号中的一路或多路进行分频处理，生成多路高频时钟信号。

优选的，上述的同源同步时钟电路，对有源晶振和第一时钟分频器所输出的时钟信号均采用33欧姆电阻进行端接匹配，并采用直流耦合的方式与后级电路相连接。

优选的，上述的同源同步时钟电路，对第一时钟发生器所输出的时钟信号，根据源时钟信号频率采用以下两种方式端接及匹配：

(a)采用33欧姆进行端接匹配，采用直流耦合的形式与后级电路相连接；

(b)采用瓷介电容进行端接匹配，采用交流耦合的形式与后级电路相连接。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

本发明提供的同源同步时钟电路，由于根据模块内时钟系统复杂程度和通信最大速率要求，对晶振、时钟分配器、时钟发生器等关键器件进行匹配，可以克服现有同源同步时钟电路中晶体数量多、种类多，器件差异大造成的缺陷，满足高速数字电路中各处理器、高速接口的同源同步要求，为高速总线数据传输、存储提供保障；

本发明提供的同源同步时钟电路，其优选方案，通过对时钟信号进行阻抗匹配和端接匹配，达到保证整个时钟电路对时钟信号频率准确性、多通道一致性的目的。

附图说明

图1是实施例1提供的同源同步时钟电路的功能框图；

图2是实施例1中时钟信号阻抗匹配和耦合形式的示意图；

图3是实施例2提供的同源同步时钟电路的功能框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例的同源同步时钟电路用于提供模块级的同源同步时钟；基于有源晶振、时钟分频器及时钟发生器来实现高速电路对时钟信号的同源同步要求；时钟源采用的有源晶振由晶体谐振器和振荡电路组成，相比无源晶体具备更稳定的时钟输出和起振效果，有源晶振产生的固定频率时钟信号作为整个模块内的时钟源，由时钟分频器产生多路同步同频的低频时钟，可分别提供给模块内多个处理器作为其工作的系统时钟，取其中一路低频时钟作为时钟源通过时钟发生器生成多路高频时钟，作为高性能处理器高速接口工作的参考时钟，以及高速分频器的输入时钟，实现模块内时钟的同源同步，克服模块内晶振种类数量过多、高速总线在通信过程中的同源同步问题。

为了更进一步的说明本发明实施例提供的同源同步时钟电路，以下结合附图和具体实施例对本发明作进一步详细的说明。

图1所示，是实施例1提供的同源同步时钟电路的功能框图；实施例1提供的同源同步时钟电路，包括有源晶振、第一时钟分频器、第一时钟发生器、第二时钟分频器和第二时钟发生器；

其中，有源晶振用于提供同源时钟信号；第一时钟分频器采用输出零延时的芯片，以保障多路时钟输出的同步性，根据有源晶振输出的同源时钟信号生成多路同步的低频时钟信号，该种低频时钟信号可直接作为处理器的系统时钟使用，也可作为第一时钟发生器的参考时钟；

第一时钟发生器依据参考时钟生成多路高频时钟信号，一方面，第二时钟发生器以其中一路高频时钟信号为参考源，输出多路同步的高频时钟信号，该高频时钟信号即可作为处理器高速总线的参考时钟；另一方面，采用第二时钟分频器对该高频时钟信号进行分频，生成多路高频时钟信号。以下结合图2阐述实施例1中时钟信号阻抗匹配与耦合形式，对图中标识了数字①的时钟信号采用33欧姆进行端接匹配，采用直流耦合的形式与后级电路相连接；对图中标识了数字②的时钟信号，根据源时钟信号频率采用以下两种端接及匹配方式：

(a)采用33欧姆进行端接匹配，采用直流耦合的形式与后级电路相连接；(b)采用瓷介电容进行端接匹配，采用交流耦合的形式与后级电路相连接；图中标识为数字③的时钟信号为高频时钟信号，输出信号形式为LVCMOS、LVDS或LVPECL，与后级电路的阻抗匹配和耦合形式则根据处理器时钟输入形式进行实际处理和连接。

实施例2提供的同源同步时钟电路的功能框图如图3所示，包括有源晶振、第一时钟分频器和第一时钟发生器；其中，有源晶振用于提供同源时钟信号源信号，第一时钟分频器采用输出零延时的芯片，根据有源晶振输出的时钟源信号生成多路同步的低频时钟信号，该种低频时钟信号可直接作为处理器的系统时钟使用，也可作为第一时钟发生器的参考时钟，由第一时钟发生器依据该参考时钟生成多路高频时钟信号。

实施例2提供的这种同源同步时钟电路，相较于实施例1提供的同源同步时钟电路而言，去掉了高频部分的第二时钟分频器和第二时钟发生器，适用于对时钟路数要求较少的数字电路。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。