同源时钟/同步时钟/异步时钟/同源时钟之间时序约束/clk group

1.何为同步时钟，何为异步时钟

        当两个时钟间的相位是固定关系的，则可以称这两个时钟为同步时钟(synchronous clock)。一般同源，如由同一个MMCM or PLL产生的两个时钟可以称为同步时钟。因此可以将主时钟和与之对应的衍生时钟约束成同一个时钟组。

        无法判定两个时钟间相位时，则可以称这两个时钟为异步时钟(asynchronous clocks)。两个来自不同晶振的时钟，一定是异步时钟。通常情况下设计中不同的主时钟肯定是异步时钟，因此可以将这两个主时钟及其衍生时钟约束成不同的时钟组

2.如何划分clk grop

        两个有分频关系的同源时钟 可以认为是同步时钟域，也可以认为是异步时钟域 认为是异步时钟域之后放在不同的clk group，clk domian之间需要异步处理，但不需要分析静态时序；

        如果作为同步时钟域，可以做异步处理也可以不做异步处理，做异步处理之后相应的时序路径设为falsePath可以不去分析sta。不做异步需要下SDC并由后端保证时序(调相位,设multicycle等)。之所以能作为同步时钟域是因为无论整数分频还是分数分频，同源时钟的相位都是固定的在时序处理时就可以固定调相位。

        异步时钟只能划分到不同的group，异步时钟域之间的信号不做sta分析

 

3.参考链接

这样的问题怎么加约束啊

【 Vivado 】时钟组(Clock Groups)