endnote无法同步原因_FPGA设计基础——数据同步

数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变，主要原因也就是异步时钟域之间的亚稳态问题(关于亚稳态的问题，网上有很多资料，这里不单独说明)，那么在工程中如何有效的解决这个问题了？

数据同步一般有单bit同步和多bit同步2种场景，这2种场景的解决方案不太一样。

一、多bit数据的同步，该场景下的方案比较简单粗暴，就是采用异步FIFO来同步，如下图所示，数据要从50M的时钟域同步到125M的时钟域，只需要一个异步FIFO即可，通过50M的时钟域将数据写入，再由125M的时钟域将数据读出，即可实现同步。

异步FIFO时钟域同步

该方案在实际工程中，简单可靠。唯一需要注意的点就是：

(1)、写使能、写数据、满或者将满信号的处理都需要在写时钟域处理，比如上图中的50M时钟域处理；

(2)、读使能、读数据、空信号都需要在读时钟域处理，比如上图中的125M时钟域；

另外，多bit数据的同步也可以采用异步RAM的方式来同步，如果不需要考虑RAM中是否有数据，即仅仅作为表项的查询，那么使用RAM来同步也同样简单，如果需要考虑RAM中是否有数据，比如上图中的数据在不同时钟域穿越，那么使用RAM来同步需要用户在不同时钟域判断空满情况，相对比较复杂。

二、单bit数据同步：单bit数据的同步，就方法来说，常见的有2种。一种是采用FIFO同步，一种是寄存器同步。

考虑不同的场景，如果需要同步的单bit数据，变化没有规律，且传递的是纯数据，那么必须采用FIFO来同步，同步的方案和多bit数据同步的方案一样。

如果需要同步的信号并不是数据信号，比如我们只是需要同步它的变化，那么可以采用寄存器同步。寄存器的同步又分为2种情况：

1、低频时钟域信号同步到高频时钟域

该场景下，直接讲需要同步的信号在目的时钟域(高频时钟域)用寄存器打3拍(具体是2拍还是3拍，有不同的看法，但是从工程的角度来讲，建议打3拍)，取2dly和3dly的异或信号来输出。如下图所示：

单bit信号寄存器同步

2、高频时钟域信号同步到低频时钟域

高频时钟域信号同步的低频时钟域会出现一个问题，就是高频的时钟时候变化的太快，低频时钟域的寄存器根本就采用不到这个变化，那么采用寄存器直接同步就会出问题。如下图所示：sig2信号在clk2这个时钟域无法采样到sig1的变化。

低频时钟无法采用高频变化信号

为了说明方便，假设125M时钟域的信号同步到50M时钟域。那么解决上述的问题，又分2种情况：

(1)、高频时钟域信号变化频率很低，即无论是由0到1还是由1到0的变化后，都能保持很长时间(远远大于125/50 = 2.5个时钟周期)，那么可以采用和低频时钟域信号同步到高频时钟域类似的方案。

(2)、高频时钟域信号变化的频率高，无法保持2.5个时钟周期以上，那就不能采用寄存器同步，否则会出现漏采样，如下图所示：这种情况只能采用FIFO来实现数据的同步

低频时钟信号出现漏采样

最后用一张图总结下上述的各种场景：

数据同步各种场景的方案