接口电平规范学习1：HCSL/LPHCSL逻辑电平

HCSL：高速电流控制逻辑（High-speed Current Steering Logic），用于PCIe2.0电气规范中定义对RefClk时钟所定义的标准；PCIe时钟采用HCSL这个电平标准使RC（CPU）侧与EP（子卡）侧时钟，在不同生产厂家之间能够保持电平兼容。

LPHCSL（Low-Power HCSL）是为了降低传统的HCSL驱动器的功耗而开发；LPHCSL的主要优点包括更好的驱动长线的性能，易于AC耦合，减少PCB板子面积，易于布线，降低材料成本，重要的是HCSL驱动器与LPHCSL驱动器对HCSL接收器来说是一样的（两者相互兼容）。

1，HCSL/LPHCSL基本电路结构
如下图所示为HCSL/LPHCSL的输出电路结构；

1. 如左下图所示，HCSL驱动器是点对点电流驱动电路，具有开源输出的差分逻辑，每个输出引脚在0和14mA之间切换：当一个输出引脚为低电平（0）时，另一个输出引脚为高电平（驱动14mA）；

   1, OUT+引脚和OUT-引脚通常连接到差分传输线（Z0 =100Ω）或单端传输线（Z0 =50Ω），这需要一个外部端接电阻（50Ω到GND），从而为HCSL输入结构提供700mV的摆幅电平；
   

——V = 14mA * 50Ω = 700mV；

2. HCSL输出是经过控制正负输出差分对中的14mA电流，其电源功耗为14mA * 3.3V ≈ 50mW；而LPHCSL不是采用传统的HCSL的电流驱动模式，而是采用推-拉（push-pull）电压驱动，电流消耗大约4到5mA；

——虽然LPHCSL采用了Push-pull的输出结构，但是其电源采用了0.75V电压，所以它保持了0V~700mV左右的单端输出电平摆幅。

3. HCSL输入要求IN +和IN-的两个输入引脚上的单端摆幅为700mV，共模电压约为350mV；其电路结构如下图所示。

2，HCSL电平分析和匹配
HCSL的电平匹配方法如下图所示，有两种电平匹配方式：终端匹配和源端匹配；正如我们在PCIe时钟设计所示，只要在芯片内部内置50Ω的下拉电阻，那么只需直连设计。

如下所示为LP-HCSL电平匹配，如下左图所示，驱动器自己具备17欧姆的输出阻抗，因此，须要串联一个33欧姆的电阻，以得到与50欧姆传输线的匹配。而对于传统的HCSL，为了不出现振铃，串联电阻RS是必需的。

HCSL和LP-HCSL主要差别如下：

1. LP-HCSL并不需要对地的终端电阻；而传统HCSL驱动器不可能将终端匹配电阻集成到内部（功耗太大）；如此，LP-HCSL相对于传统HCSL使用了更少的元件，下降了板子面积和材料成本；

2. 传统HCSL要求DC耦合，而LP-HCSL并不要求DC耦合，能够将AC耦合电容串接到线路上，这样做并不会影响信号的摆幅和终端属性；

——传统HCSL使用AC耦合时，必须仔细考虑对地的DC路径，还可能需要额外增加元器件。

3. PCIe时钟要求的上升速率为0.6V/ns到4.0V/ns，LP-HCSL在驱动长线时能提供更高的上升速率（举个栗子：1.2V/ns）；而HCSL驱动取决于外部50欧姆终端来产生时钟的降低沿，这使得上升沿变的困难（举个栗子：0.8V/ns）。

——LP-HCSL更快的上升速率，可以驱动更长距离走线。

写在最后
当然还有更多的电平，常用的低速逻辑电平有：RS232，RS485等，与总线（后续《信号总线基础》相关专题再介绍）；不常用的高速逻辑电平有：HSTL，VML等等。希望胖友们从逻辑电路结构出发，从原理上理解其不同的特点。

本章部分相关内容和图片参考自：TI-《DDR Vtt Power solution-Slua886a》；JEDEC Standard《JESD8-15a》；Micron《MT40A1G8 spec》；casevison-CSDN-《IO接口标准（3）：HCSL和LPHCSL》。下一章《电平设计基础-电平匹配设计》。

转载出处
https://blog.csdn.net/WKEZHENG/article/details/131445001