ip打包后如何加入 xilinx_10G以太网接口（三）：IP核的配置

最新推荐文章于 2024-06-25 14:43:14 发布
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感觉IP核的配置还能再水一篇专栏文章
以下诸多内容也将翻译理解自IP核的用户手册，具体参考详见最后的参考文献。

本系列将会分为：基本知识、接口的基本结构、IP核的配置、接口的测试与使用等章节。

前面两篇文章简单介绍了10G以太网和以太网接口的基本结构，如果忘记了的可以回头再去看看⬇️。

十二点过九分：10G以太网接口（一）：基本知识​zhuanlan.zhihu.com
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十二点过九分：10G以太网接口（二）：接口的基本结构​zhuanlan.zhihu.com
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本篇文章主要是讲IP核的配置，鉴于Xilinx的7系和UltraScale+系列FPGA在架构上的不同，部分IP核也有所区别，所以本文把这两种FPGA所对应的10G以太网接口的IP核的配置都介绍一遍，以便参考。

需要注意的是：

  • 本次实验用板选用的是：搭载7系芯片的VC707评估板、搭载UltraScale+系列芯片的KCU116评估板；
  • 两者选用的IP核分别为：10G Ethernet Subsystem（3.1）、10G/25G Ethernet Subsystem（2.5）。

10G Ethernet Subsystem（3.1）

这个IP核支持7系、Zynq和UltraScale的FPGA，详见下图[1]。以下诸多内容主要参考理解自Xilinx的文档PG157。

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10G Ethernet Subsystem 所支持的芯片
  • IP核配置界面

该部分可以参考手册PG157的第

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weixin_39884492
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