altera fpga大小如何衡量_FPGA基础培训系列-时序约束指南

多图

不同的温度模型下，不一样不同的电压、电流、时钟下，也不一样

xilinx的tco数据，我简直不敢相信

所以又加了一个pll下的，数据好了很多，但是输入窗口变差了

以编译软件的视角来看

以编译软件的视角来看，虽然身处整块板卡，但是实际上，是看不到整体时钟框图的

以编译软件的视角来看，只能看到fpga管脚处的时序信息

A,B相邻的两村，有一年夏天大旱，两村的村支书带领抗旱

AB村相传下来，大旱之后必有大涝

A村村支书在冬天带领大家修水利，B村村支书认为a脑子坏了

结果：第二年夏天，发洪水

A村，提前修水利，啥事都没有，平安度过

B村，决堤，村支书冲在一线带领大家抗洪，事迹突出，被提拔为乡长

xx_clk_160m ：左数第一个LMK00301的输入时钟

LMK00301_clk_160m ：左数第一个LMK00301的输出时钟，单片的时钟skew为50ps，按0.1计算

pcb_clk_160m ：上下两端路径的pcb之和。时钟线路等长，数据路径为正负0.5。即从第二片LMK00301到Max的pcb走线，比从fpga到Max的pcb走线，可能短0.5ns，也可能长0.5ns

LMK00301_clk_160m1 ：左数第二个LMK00301的输出时钟，由多片组成，路径延时，最大0.2ns，最小0.6ns

divider1：评估最恶劣情况下的保持时间，即到达Max的时钟，比到达fpga的时钟晚

此时，假设pcb走线长0.5ns，第二个lmk00301延时最大为0.6ns，第一个lmk00301输出差0.1ns，则clk_max比clk_tr晚1.2ns

divider2：评估最恶劣情况下的建立时间，即到达Max的时钟，比到达fpga的时钟早

此时，假设pcb走线长-0.5ns࿰